基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-27页 |
| 1.1 研究背景概述 | 第17-23页 |
| 1.1.1 多端口共享存储器 | 第17-20页 |
| 1.1.2 片外存储接口 | 第20-23页 |
| 1.2 时序优化相关研究 | 第23-24页 |
| 1.3 课题研究内容 | 第24-25页 |
| 1.4 本文的组织结构 | 第25-27页 |
| 第二章 L3部件布局和时序优化 | 第27-53页 |
| 2.1 层次结构 | 第27-28页 |
| 2.2 布局优化 | 第28-36页 |
| 2.2.1 宏单元的规划 | 第28-29页 |
| 2.2.2 寄存器位置的优化 | 第29-34页 |
| 2.2.3 其他标准单元布局及布局约束设置 | 第34-36页 |
| 2.3 L3部件时钟树设计及优化 | 第36-42页 |
| 2.3.1 时钟树设计规划 | 第36-40页 |
| 2.3.2 时钟树优化 | 第40-42页 |
| 2.4 L3部件关键路径时序优化 | 第42-50页 |
| 2.4.1 时钟偏差 | 第42-43页 |
| 2.4.2 利用时钟偏差优化时序 | 第43-45页 |
| 2.4.3 存储体输出到寄存器时序优化 | 第45-49页 |
| 2.4.4 寄存器到存储体LS端的时序优化 | 第49-50页 |
| 2.5 本章小结 | 第50-53页 |
| 第三章 外部存储接口时序优化 | 第53-69页 |
| 3.1 布局规划 | 第53-56页 |
| 3.1.1 整体结构 | 第53-54页 |
| 3.1.2 EMIF布局规划 | 第54-55页 |
| 3.1.3 电源规划 | 第55-56页 |
| 3.2 时钟树综合的自动实现 | 第56-58页 |
| 3.3 EMIF静态时序分析 | 第58-67页 |
| 3.3.1 EMIF时序约束设置 | 第58-60页 |
| 3.3.2 SDC检查 | 第60-62页 |
| 3.3.3 多模式多端角 | 第62-63页 |
| 3.3.4 时序优化 | 第63-67页 |
| 3.4 本章小结 | 第67-69页 |
| 第四章 DDR3存储接口时序优化 | 第69-89页 |
| 4.1 DDR3存储接口布局规划 | 第69-73页 |
| 4.1.1 DDR3形状及面积 | 第70页 |
| 4.1.2 Bump的规划 | 第70-71页 |
| 4.1.3 IO的规划 | 第71-72页 |
| 4.1.4 宏单元的规划 | 第72页 |
| 4.1.5 标准单元的摆放 | 第72-73页 |
| 4.2 优化数据PHY与IO间延时的算法 | 第73-78页 |
| 4.2.1 算法意义及思想 | 第73-74页 |
| 4.2.2 算法内容 | 第74-78页 |
| 4.3 DDR3存储接口时钟树设计及时序优化 | 第78-87页 |
| 4.3.1 DDR3存储接口时序要求 | 第78-79页 |
| 4.3.2 DDR3存储接口时钟树规划 | 第79-84页 |
| 4.3.3 DDR3存储接口的时序优化结果 | 第84-87页 |
| 4.4 本章小结 | 第87-89页 |
| 第五章 全文总结和工作展望 | 第89-91页 |
| 参考文献 | 第91-93页 |
| 致谢 | 第93-95页 |
| 作者简介 | 第95-96页 |
