基于SoC-FPGA的H.264视频压缩编码设计
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第13-14页 |
| 缩略语对照表 | 第14-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 研究背景及研究意义 | 第17-18页 |
| 1.2 国内外研究现状 | 第18-19页 |
| 1.3 论文研究的主要内容及结构安排 | 第19-21页 |
| 第二章 H.264视频压缩编码技术 | 第21-29页 |
| 2.1 H.264编码器结构及编码流程 | 第21-23页 |
| 2.2 帧间预测关键技术介绍 | 第23-27页 |
| 2.3 其余关键技术介绍 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 H.264视频压缩编码关键模块设计 | 第29-63页 |
| 3.1 像素运动估计 | 第29-52页 |
| 3.1.2 整像素运动估计硬件电路结构 | 第31-37页 |
| 3.1.3 分像素运动估计常用硬件结构 | 第37-38页 |
| 3.1.4 分像素运动估计并行硬件结构设计 | 第38-39页 |
| 3.1.5 一阶段算法 | 第39页 |
| 3.1.6 总体结构及优化方案简介 | 第39-42页 |
| 3.1.7 像素插值单元设计 | 第42-46页 |
| 3.1.8 4×4PU设计 | 第46-49页 |
| 3.1.9 硬件资源利用率分析对照 | 第49页 |
| 3.1.10 实验仿真与验证 | 第49-52页 |
| 3.2 变换与反变换 | 第52-55页 |
| 3.3 量化与反量化 | 第55-57页 |
| 3.4 去块效应滤波 | 第57-62页 |
| 3.5 本章小结 | 第62-63页 |
| 第四章 H.264视频压缩编码SoC设计与实现 | 第63-83页 |
| 4.1 H.264视频压缩编码SoC整体架构 | 第63-64页 |
| 4.2 软件部分相关设计 | 第64-65页 |
| 4.3 硬件部分相关设计 | 第65-67页 |
| 4.3.1 片内存储设计 | 第65-66页 |
| 4.3.2 数据打包回传模块 | 第66-67页 |
| 4.4 软硬件接口设计 | 第67-76页 |
| 4.4.1 AXI系统总线及接口适配 | 第68-71页 |
| 4.4.2 工作过程及数据调度 | 第71-74页 |
| 4.4.3 软件编码控制器 | 第74-76页 |
| 4.5 视频采集的实现 | 第76-79页 |
| 4.6 功能展示及数据分析 | 第79-82页 |
| 4.7 本章小结 | 第82-83页 |
| 第五章 总结与展望 | 第83-85页 |
| 5.1 总结 | 第83页 |
| 5.2 展望 | 第83-85页 |
| 参考文献 | 第85-89页 |
| 致谢 | 第89-91页 |
| 作者简介 | 第91-92页 |
