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8mm LTCC频率综合器技术研究

摘要第5-6页
ABSTRACT第6页
第一章 引言第10-15页
    1.1 频率综合器技术简介第10-11页
    1.2 频率综合器现状以及发展第11-13页
    1.3 本论文主要内容和结构第13-15页
第二章 频率综合基本理论第15-27页
    2.1 直接数字式频率综合技术(DDS)简介第15-19页
        2.1.1 DDS综合原理第15-16页
        2.1.2 DDS的基本结构详述第16页
        2.1.3 DDS输出频谱分析第16-19页
    2.2 锁相环式频率综合技术(PLL)简介第19-23页
        2.2.1 锁相环的基本结构和原理第19-21页
        2.2.2 锁相环传输函数第21-23页
    2.3 混合频率合成技术简介第23-26页
        2.3.1 DDS激励PLL第23-24页
        2.3.2 DDS内插PLL第24页
        2.3.3 DDS做小数分频第24-25页
        2.3.4 DDS与PLL直接混频第25-26页
    2.4 各种组合方式小结第26-27页
第三章 低温共烧陶瓷(LTCC)技术简介第27-31页
    3.1 LTCC加工工艺流程第27-28页
    3.2 LTCC基板材料第28-29页
    3.3 LTCC技术特点第29-30页
        3.3.1 LTCC技术优势第29-30页
        3.3.2 LTCC技术不足第30页
    3.4 本章小结第30-31页
第四章 频率综合器方案的选取和研制第31-69页
    4.1 X波段频率综合器方案的选取第31-33页
        4.1.1 项目指标粗略分析第31-32页
        4.1.2 不同混合频率综合方式的比较第32-33页
        4.1.3 方案原理图的改进第33页
    4.2 原理图中各部分具体类型的确定第33-36页
        4.2.1 本振频率的选择第33-36页
        4.2.2 VCO输出频段选择第36页
        4.2.3 锁相环类型选择第36页
    4.3 最终方框图的确定第36-42页
        4.3.1 相位噪声第37-38页
        4.3.2 频率切换时间第38-39页
        4.3.3 杂散分布第39-42页
            4.3.3.1 DDS的输出杂散第39-40页
            4.3.3.2 PLL的输出杂散第40-42页
        4.3.4 频率分辨率第42页
    4.4 方案方框图内各模块的实现第42-59页
        4.4.1 DDS模块第42-50页
            4.4.1.1 硬件电路设计第42-46页
            4.4.1.2 软件功能开发第46-48页
            4.4.1.3 实际电路调试第48页
            4.4.1.4 输出频谱分析第48-50页
        4.4.2 本振倍频链路模块第50-53页
        4.4.3 锁相环模块第53-57页
        4.4.4 Ka波段4倍频模块第57-59页
    4.5 系统小型化的进展第59-68页
        4.5.1 陶瓷滤波器第60-62页
        4.5.2 LTCC滤波器第62-64页
        4.5.3 LTCC化本振链路第64-68页
            4.5.3.1 LTCC本振链路的绘制第64-66页
            4.5.3.2 加工完成后的LTCC本振链路第66-68页
    4.6 本章小结第68-69页
第五章 整机系统级测试第69-79页
    5.1 整机实物图以及测试仪器第69-70页
    5.2 X波段信号测试结果第70-72页
    5.3 Ka波段输出测试结果第72-74页
    5.4 测试结果分析第74-76页
        5.4.1 对相位噪声测试结果的分析第74-75页
        5.4.2 对杂散测试结果的分析第75-76页
    5.5 下一步工作建议第76-78页
    5.6 本章小结第78-79页
第六章 总结第79-80页
致谢第80-81页
参考文献第81-83页
攻读硕士学位期间取得的成果第83-84页
附录FPGA下位机数据接收程序第84-92页

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