面向光纤通道的SerDes电路IP化技术研究
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 本课题的研究背景及研究意义 | 第10-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 本论文的主要工作及目标 | 第13-14页 |
| 第二章 课题支撑技术介绍 | 第14-24页 |
| 2.1 SoC设计技术 | 第14-18页 |
| 2.1.1 系统设计 | 第15页 |
| 2.1.2 IP核复用 | 第15页 |
| 2.1.3 软/硬件协同设计 | 第15-16页 |
| 2.1.4 设计验证 | 第16页 |
| 2.1.5 可测性设计 | 第16页 |
| 2.1.6 芯片综合/静态时序分析 | 第16-17页 |
| 2.1.7 低功耗设计 | 第17-18页 |
| 2.2 IP化技术 | 第18-20页 |
| 2.2.1 IP的规格定义 | 第19-20页 |
| 2.2.2 IP的验证 | 第20页 |
| 2.2.3 IP的打包提交 | 第20页 |
| 2.3 SerDes技术 | 第20-23页 |
| 2.3.1 并行时钟SerDes | 第20-21页 |
| 2.3.2 嵌入式时钟SerDes | 第21-22页 |
| 2.3.3 位交错SerDes | 第22页 |
| 2.3.4 8B/10B SerDes | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 SerDes的ASIC设计 | 第24-49页 |
| 3.1 SerDes电路设计 | 第24-45页 |
| 3.1.1 锁相环 | 第26-29页 |
| 3.1.2 时钟与数据恢复 | 第29-33页 |
| 3.1.3 失效检测 | 第33-34页 |
| 3.1.4 8B/10B编码器 | 第34-41页 |
| 3.1.5 8B/10B解码器 | 第41-43页 |
| 3.1.6 伪随机序列发生器及其验证 | 第43-45页 |
| 3.2 SerDes版图设计 | 第45-46页 |
| 3.3 特殊I/O介绍 | 第46-48页 |
| 3.3.1 低电压差分信号I/O | 第46-47页 |
| 3.3.2 电源I/O | 第47-48页 |
| 3.4 本章小结 | 第48-49页 |
| 第四章 SerDes的IP化设计方法研究 | 第49-69页 |
| 4.1 PLL行为建模 | 第49-57页 |
| 4.1.1 鉴频鉴相器 | 第50-51页 |
| 4.1.2 电荷泵-滤波器 | 第51-54页 |
| 4.1.3 压控振荡器 | 第54-55页 |
| 4.1.4 分频器 | 第55-57页 |
| 4.2 时序建模 | 第57-61页 |
| 4.3 LEF文件的生成 | 第61-68页 |
| 4.4 本章小结 | 第68-69页 |
| 第五章 SerDes测试 | 第69-77页 |
| 5.1 SerDes测试方案 | 第69-72页 |
| 5.2 SerDes测试结果及分析 | 第72-76页 |
| 5.3 本章小结 | 第76-77页 |
| 第六章 总结与展望 | 第77-79页 |
| 6.1 工作总结 | 第77-78页 |
| 6.2 工作展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 攻读硕士学位期间取得的研究成果 | 第82-83页 |
