| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 课题研究背景与意义 | 第11-13页 |
| 1.2 共时双频数字预失真实现技术的研究现状 | 第13-14页 |
| 1.2.1 共时双频数字预失真技术结构和模型 | 第13页 |
| 1.2.2 共时双频数字预失真技术模型的硬件实现 | 第13-14页 |
| 1.3 本文的主要内容和安排 | 第14-16页 |
| 第二章 共时双频数字预失真实现技术分析 | 第16-31页 |
| 2.1 共时双频数字预失真模型介绍 | 第16-25页 |
| 2.1.1 关于基于Volterra级数的数字预失真模型 | 第16-17页 |
| 2.1.2 基于Volterra级数的2D-MP模型 | 第17-20页 |
| 2.1.3 基于Volterra级数的2D-MMP模型 | 第20-22页 |
| 2.1.4 基于Volterra级数的2D-DDR模型和2D-SDDR模型 | 第22-25页 |
| 2.2 共时双频数字预失真结构介绍 | 第25-30页 |
| 2.2.1 传统2D-DPD结构的分析 | 第25-27页 |
| 2.2.2 用2D-LUT实现2D-DPD的结构 | 第27-28页 |
| 2.2.3 基于2D-LUT结构的几种变式 | 第28-30页 |
| 2.3 本章小结 | 第30-31页 |
| 第三章 新的共时双频数字预失真模型设计与实现 | 第31-57页 |
| 3.1 满足共时双频数字预失真模型的条件 | 第31-33页 |
| 3.2 2D-CPWL模型的建模及参数计算 | 第33-45页 |
| 3.2.1 关于CPWL函数的简要介绍 | 第33-34页 |
| 3.2.2 改进CPWL模型的提出 | 第34-38页 |
| 3.2.3 2D-CPWL模型的提出 | 第38-40页 |
| 3.2.4 对2D-CPWL模型的改进 | 第40-42页 |
| 3.2.5 2D-CPWL模型系数的提取 | 第42-44页 |
| 3.2.6 2D-CPWL模型计算复杂度的分析 | 第44-45页 |
| 3.3 2D-CPWL模型的性能验证 | 第45-55页 |
| 3.3.1 仪器测试平台和Matlab仿真相结合验证2D-CPWL模型 | 第45-53页 |
| 3.3.2 通过硬件平台验证2D-CPWL模型 | 第53-55页 |
| 3.4 本章小结 | 第55-57页 |
| 第四章 新的共时双频数字预失真结构设计与实现 | 第57-68页 |
| 4.1 Xilinx Virtex-7 FPGA简介 | 第57-58页 |
| 4.2 新的1D-LUT结构的提出及设计 | 第58-63页 |
| 4.2.1 从2D-LUT结构到1D-LUT结构的演进 | 第58-60页 |
| 4.2.2 新型1D-LUT结构的提出、对共时数字预失真结构的实现及优势 | 第60-63页 |
| 4.3 新型1D-LUT结构的性能验证 | 第63-66页 |
| 4.3.1 仪器测试平台和Matlab仿真相结合验证新型1D-LUT结构 | 第63-65页 |
| 4.3.2 通过硬件平台验证新型1D-LUT结构 | 第65-66页 |
| 4.4 本章小结 | 第66-68页 |
| 第五章 论文总结与展望 | 第68-71页 |
| 参考文献 | 第71-76页 |
| 致谢 | 第76-77页 |
| 攻读硕士学位期间发表的成果目录 | 第77页 |
