基于FPGA的100Gbps光传输数字信号处理器验证平台设计
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-18页 |
| 第一章 绪论 | 第18-22页 |
| 1.1 论文选题及背景 | 第18-20页 |
| 1.2 芯片概述 | 第20-21页 |
| 1.3 论文内容安排 | 第21-22页 |
| 第二章 100GBPS DSP系统结构 | 第22-30页 |
| 2.1 系统结构简介 | 第22-23页 |
| 2.2 各个模块功能描述 | 第23-29页 |
| 2.2.1 CPU接口子系统功能 | 第23页 |
| 2.2.2 DSP预处理子系统功能 | 第23页 |
| 2.2.3 TPC编码子系统功能（发端） | 第23-24页 |
| 2.2.4 TPC解码子系统功能（收端） | 第24页 |
| 2.2.5 DSP预处理子系统功能 | 第24-26页 |
| 2.2.6 CEQU粗均衡子系统功能 | 第26-27页 |
| 2.2.7 CDR时钟恢复子系统功能 | 第27页 |
| 2.2.8 CMA恒摸算法子系统功能 | 第27-28页 |
| 2.2.9 FPC频偏相偏校正子系统功能 | 第28页 |
| 2.2.10 MLSE强滤波子系统功能 | 第28页 |
| 2.2.11 SYN同步子系统功能 | 第28页 |
| 2.2.12 OTUXT子系统功能 | 第28-29页 |
| 2.2.13 OTUXR子系统功能 | 第29页 |
| 2.3 100Gbps DSP接口需求 | 第29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 100Gbps DSP的降速验证平台方案 | 第30-72页 |
| 3.1 验证原理 | 第30-32页 |
| 3.2 与实际验证环境的区别 | 第32页 |
| 3.3 降速验证平台功能分析 | 第32-36页 |
| 3.4 降速验证平台单板方案 | 第36-47页 |
| 3.4.2 控制单元 | 第37-38页 |
| 3.4.3 ADC单元 | 第38-39页 |
| 3.4.4 FPGA单元 | 第39-47页 |
| 3.5 降速验证平台可调可测部分逻辑方案 | 第47-70页 |
| 3.5.2 验证平台中逻辑部分DST设计方案 | 第50-61页 |
| 3.5.3 触发条件的产生 | 第61-62页 |
| 3.5.4 DST使用流程说明 | 第62-68页 |
| 3.5.5 启动和停止 | 第68-69页 |
| 3.5.6 异常恢复 | 第69页 |
| 3.5.7 样点数据存储搁置及读写方法 | 第69-70页 |
| 3.6 本章总结 | 第70-72页 |
| 第四章 验证结果分析 | 第72-86页 |
| 4.1 性能 | 第72-82页 |
| 4.1.1 综合代价 | 第72-73页 |
| 4.1.2 背靠背加噪声OSNR~BER性能 | 第73页 |
| 4.1.3 CD加噪 | 第73-77页 |
| 4.1.4 PMD加噪 | 第77-80页 |
| 4.1.5 SOP慢旋转加噪 | 第80-81页 |
| 4.1.6 时钟加抖动加噪声 | 第81-82页 |
| 4.2 稳定性 | 第82-84页 |
| 4.2.1 数字域环回拷机 | 第82页 |
| 4.2.2 背靠背不加噪声拷机 | 第82页 |
| 4.2.3 CD不加噪声 | 第82-83页 |
| 4.2.4 PMD不加噪声 | 第83页 |
| 4.2.5 SOP慢旋转不加噪声 | 第83-84页 |
| 4.2.6 时钟加抖动不加噪声 | 第84页 |
| 4.3 鲁棒性 | 第84-85页 |
| 4.4 覆盖率 | 第85页 |
| 4.5 本章总结 | 第85-86页 |
| 结束语 | 第86-88页 |
| 致谢信 | 第88-90页 |
| 参考文献 | 第90-92页 |
| 作者简介 | 第92-93页 |
