基于SDSoC的信息安全常用算法的设计与实现研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-17页 |
| 1.3 研究内容 | 第17-18页 |
| 1.4 本文组织结构 | 第18-19页 |
| 第二章 FPGA及常用密码算法介绍 | 第19-29页 |
| 2.1 相关技术介绍 | 第19-20页 |
| 2.1.1 FPGA基本结构元素 | 第19页 |
| 2.1.2 FPGA设计流程 | 第19-20页 |
| 2.2 散列函数 | 第20-26页 |
| 2.2.1 MD5算法介绍 | 第21-24页 |
| 2.2.2 SHA-1算法介绍 | 第24-26页 |
| 2.3 对称加密算法 | 第26-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 算法设计 | 第29-37页 |
| 3.1 引言 | 第29页 |
| 3.2 实验平台 | 第29-31页 |
| 3.3 环境搭建 | 第31-32页 |
| 3.4 算法设计 | 第32-35页 |
| 3.4.1 软件设计 | 第32-34页 |
| 3.4.2 硬件结构 | 第34-35页 |
| 3.5 评估方法 | 第35-36页 |
| 3.5.1 吞吐量 | 第35页 |
| 3.5.2 性能评估 | 第35-36页 |
| 3.5.3 利用率估计 | 第36页 |
| 3.6 本章小结 | 第36-37页 |
| 第四章 算法实现 | 第37-53页 |
| 4.1 引言 | 第37页 |
| 4.2 基于SDSoC的MD5算法 | 第37-38页 |
| 4.2.1 MD5实现 | 第37-38页 |
| 4.2.2 编译MD5代码 | 第38页 |
| 4.3 基于SDSoC的AES算法 | 第38-40页 |
| 4.3.1 AES实现 | 第38-39页 |
| 4.3.2 编译AES代码 | 第39-40页 |
| 4.4 基于传统硬件的AES算法 | 第40-51页 |
| 4.4.1 算法实现 | 第40-45页 |
| 4.4.2 密钥拓展调度的流水线结构 | 第45-49页 |
| 4.4.3 软硬件协同设计 | 第49-51页 |
| 4.5 本章小结 | 第51-53页 |
| 第五章 实验结果及分析 | 第53-61页 |
| 5.1 引言 | 第53页 |
| 5.2 基于SDSoC的MD5算法 | 第53-55页 |
| 5.2.1 性能评估 | 第53-54页 |
| 5.2.2 利用率估计 | 第54-55页 |
| 5.3 基于SDSoC的AES算法 | 第55-59页 |
| 5.3.1 吞吐量 | 第55页 |
| 5.3.2 性能评估 | 第55-57页 |
| 5.3.3 利用率估计 | 第57-58页 |
| 5.3.4 与其他FPGA设计的对比 | 第58-59页 |
| 5.4 基于传统硬件的AES算法 | 第59-60页 |
| 5.5 本章小结 | 第60-61页 |
| 第六章 总结 | 第61-65页 |
| 6.1 本文工作总结 | 第61-63页 |
| 6.2 未来展望 | 第63-65页 |
| 参考文献 | 第65-69页 |
| 致谢 | 第69-71页 |
| 个人简历、在学期间发表的论文与研究成果 | 第71页 |
