USB3.0物理层数字部分的设计与验证
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第1章 绪论 | 第11-15页 |
| ·课题背景 | 第11-12页 |
| ·研究现状及内容 | 第12-13页 |
| ·组织结构 | 第13-15页 |
| 第2章 USB3.0规范的研究 | 第15-29页 |
| ·USB3.0物理结构 | 第15-17页 |
| ·USB3.0物理层整体架构 | 第17-18页 |
| ·USB3.0特殊控制码 | 第18-19页 |
| ·发送电路功能 | 第19-22页 |
| ·加扰规则 | 第19-20页 |
| ·8b/10b编码规则 | 第20-22页 |
| ·串行化 | 第22页 |
| ·接收电路功能 | 第22-25页 |
| ·时钟恢复 | 第23-24页 |
| ·符号同步 | 第24页 |
| ·弹性缓冲 | 第24-25页 |
| ·8b/10b解码规则 | 第25页 |
| ·解扰规则 | 第25页 |
| ·数字部分测试模式 | 第25-27页 |
| ·环回测试模式 | 第26页 |
| ·误码率测试模式 | 第26-27页 |
| ·物理层链路训练 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第3章 物理层数字部分前端设计 | 第29-63页 |
| ·数字部分的设计指标 | 第29页 |
| ·整体架构设计 | 第29-32页 |
| ·接口概述 | 第29-30页 |
| ·数字部分功能电路划分 | 第30-32页 |
| ·电路功耗的定性分析 | 第32页 |
| ·发送通道电路设计 | 第32-44页 |
| ·加扰电路 | 第32-35页 |
| ·8b/10b编码电路 | 第35-39页 |
| ·并转串电路 | 第39-44页 |
| ·接收通道电路设计 | 第44-54页 |
| ·串转并电路 | 第44-45页 |
| ·符号同步电路 | 第45-47页 |
| ·弹性缓冲电路 | 第47-49页 |
| ·8b/10b解码电路 | 第49-53页 |
| ·解扰电路 | 第53-54页 |
| ·通道管理电路设计 | 第54-59页 |
| ·SKP序列生成电路 | 第54-56页 |
| ·环回控制电路 | 第56-57页 |
| ·误码测试电路 | 第57-59页 |
| ·链路训练管理电路设计 | 第59-61页 |
| ·TSEQ训练电路 | 第59-60页 |
| ·TS1/TS2训练电路 | 第60-61页 |
| ·本章小结 | 第61-63页 |
| 第4章 数字部分仿真与验证 | 第63-85页 |
| ·RTL级仿真 | 第64-76页 |
| ·Xilinx仿真库的编译 | 第64-65页 |
| ·收发通道仿真 | 第65-73页 |
| ·链路训练功能仿真 | 第73-75页 |
| ·BERT测试仿真 | 第75-76页 |
| ·逻辑综合 | 第76-78页 |
| ·FPGA平台仿真验证 | 第78-84页 |
| ·硬件平台的搭建 | 第78-81页 |
| ·ChipScope工具 | 第81页 |
| ·板级仿真验证 | 第81-84页 |
| ·本章小结 | 第84-85页 |
| 第5章 总结与展望 | 第85-87页 |
| ·总结 | 第85-86页 |
| ·展望 | 第86-87页 |
| 参考文献 | 第87-89页 |
| 致谢 | 第89-91页 |
| 在读期间发表的学术论文与参与项目 | 第91页 |
