| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第一章 绪论 | 第11-16页 |
| ·课题背景和研究意义 | 第11-12页 |
| ·国内外发展现状 | 第12-13页 |
| ·国内高速 ADC 设计与研究的机遇与挑战 | 第13-15页 |
| ·本论文的主要内容和结构安排 | 第15-16页 |
| 第二章 模数转换器概述 | 第16-31页 |
| ·模数转换器工作原理 | 第16-18页 |
| ·采样和保持 | 第16-17页 |
| ·量化和编码 | 第17-18页 |
| ·模数转换器的分类 | 第18-24页 |
| ·闪速型模数转换器(Flash ADC) | 第18-19页 |
| ·折叠式模数转换器(Folding ADC) | 第19-20页 |
| ·计数型模数转换器 | 第20-21页 |
| ·积分型模数转换器 | 第21页 |
| ·逐次逼近型模数转换器(SAR ADC) | 第21-22页 |
| ·两步式模数转换器(Two-Step ADC) | 第22页 |
| ·流水线型模数转换器(Pipeline ADC) | 第22-23页 |
| ·Σ-Δ模数转换器(Sigma-delta ADC) | 第23-24页 |
| ·模数转换器的性能参数 | 第24-31页 |
| ·静态性能 | 第24-27页 |
| ·动态性能 | 第27-31页 |
| 第三章 5bit 10GSPS 全并行 ADC 的系统方案及误差分析 | 第31-43页 |
| ·5bit 10GSPS 全并行 ADC 的系统方案 | 第31-32页 |
| ·单通道高速 ADC 的结构分析 | 第31页 |
| ·时间交织型高速 ADC 的结构分析 | 第31-32页 |
| ·本论文采用的双通道全并行 ADC 结构 | 第32页 |
| ·数字编码器的结构选取 | 第32-38页 |
| ·胖树编码器设计原理 | 第33-34页 |
| ·本论文采用的伪动态 CMOS 数字编码器 | 第34-38页 |
| ·全并行 ADC 中的非理想因素分析 | 第38-41页 |
| ·比较器失调 | 第38-39页 |
| ·电容馈通 | 第39-40页 |
| ·回踢噪声 | 第40-41页 |
| ·比较器的亚稳态影响 | 第41页 |
| ·器件失配 | 第41页 |
| ·双通道全并行 ADC 的整体电路结构 | 第41-43页 |
| 第四章 5bit 10GSPS 全并行 ADC 关键电路模块的设计 | 第43-65页 |
| ·采样保持电路的设计 | 第43-50页 |
| ·采样保持电路的结构选取 | 第43-45页 |
| ·采样开关电路设计 | 第45-47页 |
| ·缓冲器电路设计 | 第47-49页 |
| ·采样保持电路的仿真及结果分析 | 第49-50页 |
| ·比较器电路的设计 | 第50-55页 |
| ·预放大电路 | 第50-52页 |
| ·比较器核心电路 | 第52-53页 |
| ·输出电路 | 第53-54页 |
| ·比较器电路的仿真及结果分析 | 第54-55页 |
| ·编码器电路的设计 | 第55-58页 |
| ·5 位二进制编码器的设计 | 第55-57页 |
| ·编码器的电路仿真及结果分析 | 第57-58页 |
| ·电阻分压链电路及基准电路的设计 | 第58-63页 |
| ·电阻分压链的设计 | 第58-59页 |
| ·电路的平均技术 | 第59-60页 |
| ·带隙基准电压源设计及电路仿真 | 第60-63页 |
| ·电路的整体仿真 | 第63-64页 |
| ·本章总结 | 第64-65页 |
| 第五章 全并行 ADC 版图设计及电路的后仿真 | 第65-72页 |
| ·电路的版图设计及布局 | 第65-68页 |
| ·版图的布局 | 第65-66页 |
| ·版图的布线 | 第66-67页 |
| ·版图的隔离 | 第67页 |
| ·电阻的匹配 | 第67-68页 |
| ·电容的匹配 | 第68页 |
| ·各电路模块版图的实现 | 第68-70页 |
| ·电路的后仿真及结果分析 | 第70-72页 |
| 第六章 总结与展望 | 第72-74页 |
| ·论文总结 | 第72-73页 |
| ·展望 | 第73-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-78页 |
| 附录 | 第78-79页 |
| 详细摘要 | 第79-83页 |
