基于FPGA的误码率测试仪设计
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-12页 |
| ·引言 | 第9-10页 |
| ·课题背景与意义 | 第10-11页 |
| ·课题研制任务 | 第11-12页 |
| 第二章 系统设计原理与设计方案 | 第12-18页 |
| ·系统原理 | 第12-16页 |
| ·误码测试原理 | 第12-13页 |
| ·伪随机序列的概念及性质 | 第13-14页 |
| ·m序列的产生 | 第14-16页 |
| ·系统总体方案 | 第16-18页 |
| ·系统需求分析 | 第16页 |
| ·系统方案设计 | 第16-17页 |
| ·小结 | 第17-18页 |
| 第三章 系统硬件电路设计 | 第18-35页 |
| ·系统结构框架及各部分功能 | 第18-19页 |
| ·系统结构框架 | 第18-19页 |
| ·上位机CPU部分 | 第19页 |
| ·FPGA逻辑芯片部分 | 第19页 |
| ·PHY芯片及网口部分 | 第19页 |
| ·系统主要芯片的选型 | 第19-23页 |
| ·系统中央处理器(CPU) | 第20-21页 |
| ·FPGA逻辑芯片 | 第21-22页 |
| ·物理层芯片(PHY芯片) | 第22-23页 |
| ·电源电路设计 | 第23-25页 |
| ·JTAG加载电路设计 | 第25-27页 |
| ·时钟电路设计 | 第27页 |
| ·CPU与FPGA的接口原理图 | 第27-28页 |
| ·FPGA与PHY、PHY与网口连接原理图 | 第28-34页 |
| ·OSI参考模型 | 第29页 |
| ·MII/GMII接口 | 第29-30页 |
| ·RJ45电接口和SFP光接口 | 第30-32页 |
| ·FPGA与PHY连接原理图 | 第32-33页 |
| ·PHY与网口连接原理图 | 第33-34页 |
| ·小结 | 第34-35页 |
| 第四章 系统软件的设计实现 | 第35-65页 |
| ·软件设计的总体结构 | 第35页 |
| ·CPU部分软件开发环境 | 第35-36页 |
| ·CPU部分局域总线设计 | 第36-39页 |
| ·FPGA部分软件开发环境 | 第39-40页 |
| ·局域总线模块设计 | 第40-42页 |
| ·时钟模块设计 | 第42-45页 |
| ·时钟分频模块 | 第43-44页 |
| ·锁相环模块 | 第44-45页 |
| ·三速以太网MAC模块 | 第45-49页 |
| ·IP核(IP Core)简介 | 第46-47页 |
| ·三速以太网MAC的实现 | 第47-49页 |
| ·误码产生和发送模块 | 第49-51页 |
| ·误码产生模块 | 第49-51页 |
| ·误码发送模块 | 第51页 |
| ·误码接收和统计模块 | 第51-54页 |
| ·误码接收同步模块 | 第52-53页 |
| ·误码统计模块 | 第53-54页 |
| ·I2C传输模块 | 第54-59页 |
| ·I2C总线概述 | 第54-55页 |
| ·I2C总线操作 | 第55-57页 |
| ·系统I2C模块的实现 | 第57-59页 |
| ·管理输入输出模块 | 第59-64页 |
| ·MDIO接口概述 | 第59-62页 |
| ·MDIO模块的实现 | 第62-64页 |
| ·小结 | 第64-65页 |
| 第五章 全文工作总结与展望 | 第65-69页 |
| ·全文工作总结 | 第65-67页 |
| ·误码仪测试结果 | 第65-66页 |
| ·设计工作总结 | 第66-67页 |
| ·展望 | 第67-69页 |
| 参考文献 | 第69-72页 |
| 致谢 | 第72-73页 |
| 作者攻读学位期间发表的学术论文目录 | 第73页 |
