| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-13页 |
| ·引言 | 第8页 |
| ·广义多载波(GMC)技术简介 | 第8-9页 |
| ·实验验证系统简介 | 第9-11页 |
| ·论文的主要工作及结构 | 第11-13页 |
| 第二章 广义多载波系统上下行链路无线分组传输方案 | 第13-24页 |
| ·单个子载波数字基带系统模型 | 第13页 |
| ·单个子载波的分组传输方案 | 第13-16页 |
| ·物理层的分块传输 | 第13-14页 |
| ·帧结构及相应的时隙分配方案 | 第14-15页 |
| ·普通时隙结构 | 第15-16页 |
| ·特殊时隙结构 | 第16页 |
| ·上行链路数据处理流程及相应的传输块结构 | 第16-22页 |
| ·物理随机接入信道 | 第16-20页 |
| ·上行专用物理信道 | 第20-22页 |
| ·下行链路数据处理流程及相应的传输块结构 | 第22-24页 |
| ·同步信道（SYNCH）和主公共控制信道（P-CCPCH） | 第22-23页 |
| ·下行专用物理信道（DDPCH） | 第23页 |
| ·辅公共控制信道（S-CCPCH） | 第23-24页 |
| 第三章 组帧、拆帧和分块传输模块的FPGA 实现 | 第24-49页 |
| ·硬件的设计环境 | 第24-29页 |
| ·FPGA 简介 | 第24页 |
| ·FPGA 的设计流程 | 第24-26页 |
| ·ISE 集成综合环境 | 第26页 |
| ·Virtex-Ⅱ系列芯片的基本结构 | 第26-29页 |
| ·FPGA 的设计原则 | 第29-30页 |
| ·下行链路发送端FPGA 设计 | 第30-40页 |
| ·发送端电路端口设计 | 第30-34页 |
| ·组帧模块硬件设计 | 第34-38页 |
| ·时序及资源使用情况 | 第38-39页 |
| ·发送端软件测试 | 第39-40页 |
| ·下行链路接收端FPGA 设计 | 第40-44页 |
| ·接收端电路端口设计 | 第40-42页 |
| ·拆帧模块硬件设计 | 第42-43页 |
| ·时序及资源使用情况 | 第43-44页 |
| ·接收端软件测试 | 第44页 |
| ·上行链路发送端FPGA 设计 | 第44-46页 |
| ·硬件测试 | 第46-49页 |
| ·基于RX_SP 板的单个子载波接收端测试方案 | 第46-47页 |
| ·基于RX_SP 板的单个子载波环路测试方案 | 第47-48页 |
| ·基于RX_SP 板的单载波和多载波测试方案 | 第48页 |
| ·基于整个系统的单载波和多载波测试方案 | 第48-49页 |
| 第四章 广义多载波系统自动增益控制模块的设计 | 第49-63页 |
| ·概述 | 第49页 |
| ·自动增益控制电路设计原理 | 第49-52页 |
| ·基本工作原理 | 第50页 |
| ·自动增益控制方法分类 | 第50-52页 |
| ·大动态宽带DAGC 系统 | 第52-58页 |
| ·数字接收机的内部AGC 算法 | 第53页 |
| ·可变增益放大器 | 第53-55页 |
| ·广义多载波系统中的AGC 电路设计 | 第55-58页 |
| ·关键技术总结 | 第58-63页 |
| ·二中频与取样速率的选取 | 第58-59页 |
| ·接收机前端增益的确定 | 第59-60页 |
| ·控制动态范围的选取 | 第60-61页 |
| ·接收机总体性能核算 | 第61-63页 |
| 第五章 广义多载波系统自动频率校正模块的设计 | 第63-72页 |
| ·概述 | 第63页 |
| ·信道和载频频差估计 | 第63-66页 |
| ·下行链路信道模型 | 第63-64页 |
| ·载波频差的估计 | 第64-66页 |
| ·广义多载波系统自动频率校正模块设计 | 第66-70页 |
| ·载频频差对接收机性能的影响 | 第67页 |
| ·自动频率控制环路 | 第67-68页 |
| ·载波频差估计 | 第68页 |
| ·频差输出单元 | 第68-69页 |
| ·环路滤波器设计 | 第69-70页 |
| ·AFC 系统仿真与分析 | 第70-72页 |
| 第六章 总结与展望 | 第72-74页 |
| ·论文工作总结 | 第72页 |
| ·改进和下一步的工作 | 第72-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-76页 |