| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-12页 |
| ·研究意义 | 第7页 |
| ·研究现状与研究背景 | 第7-10页 |
| ·研究现状 | 第7-9页 |
| ·研究动态及发展趋势 | 第9-10页 |
| ·课题来源与研究方法 | 第10-11页 |
| ·课题来源 | 第10页 |
| ·本文的研究方法 | 第10-11页 |
| ·本文内容及章节安排 | 第11-12页 |
| ·本文结构如下 | 第11-12页 |
| 第二章 FALU 的数据格式 | 第12-18页 |
| ·数的表示方法 | 第12页 |
| ·DSP 中的数据类型 | 第12-16页 |
| ·无符号整数格式 | 第12-13页 |
| ·有符号整数格式 | 第13-14页 |
| ·浮点格式数据 | 第14-16页 |
| ·FALU 中的数据格式 | 第16-17页 |
| ·小结 | 第17-18页 |
| 第三章 FALU 的算法研究 | 第18-33页 |
| ·定点数加法算法研究 | 第18-28页 |
| ·一位加法器 | 第18-21页 |
| ·串行进位加法器 | 第21-22页 |
| ·并行先行进位加法器 | 第22-28页 |
| ·混合加法器 | 第28页 |
| ·浮点加法器的算法研究 | 第28-32页 |
| ·传统浮点加法器 | 第28-30页 |
| ·LOP 结构浮点加法器 | 第30页 |
| ·双通道浮点加法器 | 第30-32页 |
| ·小结 | 第32-33页 |
| 第四章 FALU 的结构和IP 设计 | 第33-60页 |
| ·设计方法 | 第33-35页 |
| ·工艺与模拟条件 | 第35-37页 |
| ·DSP IP 中的CPU 体系结构 | 第37-38页 |
| ·FALU 结构设计 | 第38-42页 |
| ·浮点算术逻辑单元的性能要求 | 第38页 |
| ·FALU 的端口定义及结构示意图 | 第38-42页 |
| ·FALU 关键功能模块设计 | 第42-59页 |
| ·指数对阶部分(EXPONENT_RIGHT) | 第42-44页 |
| ·移位数据选择模块(SHIFT_SELECT) | 第44-46页 |
| ·右移模块，左移模块(SHIFT_RIGHT,SHIFT_LEFT) | 第46-48页 |
| ·尾数加法模块(ADDER) | 第48-49页 |
| ·前导预置电路(LEADING_ONE_DETECT) | 第49-53页 |
| ·指数校正模块(EXPONENT_CORRECT) | 第53-55页 |
| ·逻辑运算单元(LOGIC_UNIT) | 第55页 |
| ·结果输出单元（RESULT_OUT） | 第55-56页 |
| ·状态标志位模块（STATE_FLAG） | 第56-59页 |
| ·小结 | 第59-60页 |
| 第五章 FALU 的仿真验证 | 第60-66页 |
| ·功能仿真 | 第60-64页 |
| ·特征向量测试（Direct Test） | 第60-63页 |
| ·随机向量测试（Random Test） | 第63-64页 |
| ·门级网表验证 | 第64-65页 |
| ·FPGA 验证 | 第65页 |
| ·总结 | 第65-66页 |
| 第六章 总结与展望 | 第66-68页 |
| ·本文的工作 | 第66页 |
| ·研究成果 | 第66-67页 |
| ·研究展望 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 附录一：作者在攻读硕士学位期间发表的论文 | 第72-73页 |
| 附录二：FALU 设计的部分代码 | 第73-77页 |
