基于GPU的卷积神经网络并行算法研究
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 研究背景和意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-14页 |
| 1.3 研究目标和主要内容 | 第14-15页 |
| 1.3.1 研究目标 | 第14页 |
| 1.3.2 主要内容 | 第14-15页 |
| 1.4 论文组织结构 | 第15-16页 |
| 第2章 卷积优化相关技术 | 第16-30页 |
| 2.1 GPU微体系结构 | 第16-18页 |
| 2.2 CUDA编程框架 | 第18-26页 |
| 2.2.1 CUDA编程模型及线程结构 | 第18-22页 |
| 2.2.2 CUDA存储结构 | 第22-24页 |
| 2.2.3 CUDA软件体系结构 | 第24-26页 |
| 2.3 卷积神经网络研究分析 | 第26-29页 |
| 2.3.1 神经网络概述 | 第26-27页 |
| 2.3.2 卷积神经网络训练过程分析 | 第27-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第3章 卷积矩阵乘并行算法 | 第30-42页 |
| 3.1 卷积神经网络的加速对象 | 第30-33页 |
| 3.1.1 卷积操作过程分析 | 第30-31页 |
| 3.1.2 卷积计算公式推导分析 | 第31-33页 |
| 3.2 GPU微体系结构性能指标的研究 | 第33-35页 |
| 3.2.1 GPU微体系结构性能指标 | 第33-34页 |
| 3.2.2 各项指标对性能的影响度 | 第34-35页 |
| 3.3 卷积矩阵乘并行算法设计与实现 | 第35-41页 |
| 3.3.1 卷积矩阵乘基础算法研究 | 第36-38页 |
| 3.3.2 卷积矩阵乘的任务划分 | 第38-39页 |
| 3.3.3 改进的卷积矩阵乘算法设计与实现 | 第39-41页 |
| 3.4 本章小结 | 第41-42页 |
| 第4章 卷积并行算法的优化 | 第42-58页 |
| 4.1 循环展开条件 | 第42-49页 |
| 4.1.1 GPU微体系结构最优指标 | 第43页 |
| 4.1.2 减少条件分支的判断 | 第43-46页 |
| 4.1.3 循环体模型设计 | 第46-49页 |
| 4.2 循环展开次数的影响因子 | 第49-53页 |
| 4.2.1 局部存储器 | 第49-50页 |
| 4.2.2 循环体指令条数 | 第50-52页 |
| 4.2.3 寄存器数量需求 | 第52-53页 |
| 4.3 循环展开次数求解算法设计与实现 | 第53-56页 |
| 4.4 本章小结 | 第56-58页 |
| 第5章 实验与性能分析 | 第58-66页 |
| 5.1 实验环境配置 | 第58-59页 |
| 5.2 实验设计与性能分析 | 第59-65页 |
| 5.2.1 卷积优化实验设计与性能分析 | 第60-63页 |
| 5.2.2 卷积神经网络实验设计及性能分析 | 第63-65页 |
| 5.3 本章小结 | 第65-66页 |
| 结论 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第72-74页 |
| 致谢 | 第74页 |
