基于DDS的低相噪频率合成器的设计与实现
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 研究内容及意义 | 第10-11页 |
| 1.4 论文目录安排 | 第11-13页 |
| 第二章 频率合成基本理论 | 第13-29页 |
| 2.1 锁相环基本理论 | 第13-20页 |
| 2.1.1 锁相环基本结构 | 第13-18页 |
| 2.1.2 锁相环相位噪声分析 | 第18-20页 |
| 2.2 DDS基本理论 | 第20-28页 |
| 2.2.1 DDS的原理 | 第20-24页 |
| 2.2.2 DDS的杂散 | 第24-28页 |
| 2.3 本章小结 | 第28-29页 |
| 第三章 宽频带低相噪频率合成器设计方案 | 第29-41页 |
| 3.1 主要技术指标 | 第29页 |
| 3.2 常用的频率合成方案 | 第29-34页 |
| 3.2.1 多环频率合成方案 | 第30-31页 |
| 3.2.2 混频频率合成方案 | 第31-32页 |
| 3.2.3 PLL激励DDS结构 | 第32-33页 |
| 3.2.4 方案对比 | 第33-34页 |
| 3.3 总体方案 | 第34-40页 |
| 3.3.1 方案指标分解 | 第35-36页 |
| 3.3.2 低相噪参考频率模块方案 | 第36-38页 |
| 3.3.3 DDS模块方案 | 第38-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第四章 低相噪参考频率模块方案设计 | 第41-53页 |
| 4.1 环路滤波器对相位噪声抑制作用分析 | 第41-43页 |
| 4.2 单环锁相环方案 | 第43-44页 |
| 4.3 级联锁相环方案 | 第44-46页 |
| 4.4 嵌套锁相环方案 | 第46-50页 |
| 4.4.1 并联校正结构 | 第46-47页 |
| 4.4.2 嵌套锁相环结构 | 第47页 |
| 4.4.3 嵌套结构相位噪声分析 | 第47-50页 |
| 4.5 方案仿真验证 | 第50-52页 |
| 4.6 本章小结 | 第52-53页 |
| 第五章 低相噪参考频率模块实现 | 第53-71页 |
| 5.1 相位噪声指标及分解 | 第53页 |
| 5.2 内环电路的实现 | 第53-62页 |
| 5.2.1 倍频电路 | 第54-57页 |
| 5.2.2 鉴相及滤波电路设计 | 第57-60页 |
| 5.2.3 混频电路设计 | 第60-62页 |
| 5.3 外环电路的实现 | 第62-64页 |
| 5.3.1 参考晶振的选择 | 第62-63页 |
| 5.3.2 反馈分频电路设计 | 第63-64页 |
| 5.4 电源电路的设计 | 第64-65页 |
| 5.5 硬件调试与测试结果 | 第65-70页 |
| 5.5.1 调试方法与环境 | 第65-66页 |
| 5.5.2 硬件调试 | 第66-67页 |
| 5.5.3 测试结果和分析 | 第67-70页 |
| 5.6 本章小结 | 第70-71页 |
| 第六章 DDS模块杂散抑制方法 | 第71-80页 |
| 6.1 已有的DDS杂散抑制方法 | 第71-75页 |
| 6.1.1 压缩ROM表 | 第71-74页 |
| 6.1.2 抖动注入法 | 第74-75页 |
| 6.2 一种新的DDS杂散抑制方法 | 第75-79页 |
| 6.3 本章小结 | 第79-80页 |
| 第七章 总结与展望 | 第80-82页 |
| 7.1 全文总结 | 第80-81页 |
| 7.2 展望 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-84页 |
