基于FPGA的嵌入式千兆以太网相机传输系统的设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 超高速分幅相机传输的背景介绍 | 第10页 |
| 1.2 国内外研究历史与现状 | 第10-13页 |
| 1.2.1 数字相机的发展 | 第10-11页 |
| 1.2.2 数据传输技术的发展 | 第11-12页 |
| 1.2.3 FPGA及嵌入式技术的发展 | 第12-13页 |
| 1.3 本文的主要贡献与创新 | 第13-14页 |
| 1.4 本文的结构安排 | 第14-16页 |
| 第二章 分幅相机中数据传输系统设计 | 第16-23页 |
| 2.1 超高速分幅相机整体系统 | 第16-17页 |
| 2.2 网络传输的基础 | 第17-18页 |
| 2.3 相机传输系统整体方案及性能指标分析 | 第18-20页 |
| 2.4 嵌入式系统软硬件开发平台及工具 | 第20-22页 |
| 2.5 本章小结 | 第22-23页 |
| 第三章 千兆以太网传输系统硬件电路设计 | 第23-36页 |
| 3.1 物理层芯片电路设计 | 第24-30页 |
| 3.1.1 物理层媒介接 | 第24-25页 |
| 3.1.2 物理层芯片配置 | 第25-27页 |
| 3.1.3 以太网MAC接 | 第27-28页 |
| 3.1.4 物理层芯片供电 | 第28-29页 |
| 3.1.5 物理层芯片读写操作 | 第29-30页 |
| 3.2 FPGA芯片电路设计 | 第30-35页 |
| 3.2.1 FPGA芯片选型 | 第30-31页 |
| 3.2.2 FPGA时钟设置 | 第31-34页 |
| 3.2.3 FPGA烧写配置 | 第34-35页 |
| 3.3 本章小结 | 第35-36页 |
| 第四章 千兆以太网IP核的分析和使用 | 第36-50页 |
| 4.1 千兆以太网FIFO模块 | 第37-39页 |
| 4.2 千兆以太网时钟模块 | 第39-41页 |
| 4.3 千兆以太网IP核配置 | 第41页 |
| 4.4 千兆以太网IP核帧产生 | 第41-46页 |
| 4.5 千兆以太网IP核功能测试 | 第46-49页 |
| 4.6 本章小结 | 第49-50页 |
| 第五章 嵌入式以太网系统开发 | 第50-77页 |
| 5.1 嵌入式系统开发流程 | 第50-53页 |
| 5.1.1 嵌入式系统存储体系 | 第52页 |
| 5.1.2 嵌入式系统输入输出设备 | 第52页 |
| 5.1.3 嵌入式系统总线 | 第52-53页 |
| 5.2 IP核通过PLB总线的读写访问 | 第53-60页 |
| 5.3 EDK构建嵌入式千兆以太网系统平台 | 第60-63页 |
| 5.3.1 系统架构 | 第60-62页 |
| 5.3.2 系统地址分配及系统描述 | 第62-63页 |
| 5.4 软硬件协同调试开发 | 第63-69页 |
| 5.4.1 板级开发支持包BSP的移植 | 第63-64页 |
| 5.4.2 启动驱动bootrom编写 | 第64-65页 |
| 5.4.3 Vxworks千兆以太网软件开发 | 第65-69页 |
| 5.5 程序固化 | 第69-72页 |
| 5.6 嵌入式千兆以太网测试结果及其分析 | 第72-76页 |
| 5.6.1 Netperf网络吞吐量测试 | 第72-75页 |
| 5.6.2 应用程序测试 | 第75-76页 |
| 5.7 本章小结 | 第76-77页 |
| 第六章 全文总结与展望 | 第77-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-85页 |
| 攻硕期间取得的研究成果 | 第85-86页 |
