| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 1 绪论 | 第9-17页 |
| 1.1 数字通信系统 | 第9-12页 |
| 1.2 信道编码 | 第12-15页 |
| 1.3 LDPC码的研究现状 | 第15-16页 |
| 1.4 本论文的主要工作和结构安排 | 第16-17页 |
| 2 LDPC码的基本理论 | 第17-40页 |
| 2.1 LDPC码的发展概述 | 第17-18页 |
| 2.2 线性分组码 | 第18-20页 |
| 2.2.1 线性分组码简述 | 第18页 |
| 2.2.2 线性分组码的编码 | 第18-20页 |
| 2.3 LDPC码的定义及表示 | 第20-25页 |
| 2.3.1 LDPC码的定义 | 第20-21页 |
| 2.3.2 LDPC码的矩阵表示 | 第21-22页 |
| 2.3.3 LDPC码的二分图（Tanner图）表示 | 第22-24页 |
| 2.3.4 LDPC码的度表示 | 第24-25页 |
| 2.4 LDPC码的构造 | 第25-29页 |
| 2.4.1 Gallager构造法 | 第25-27页 |
| 2.4.2 π-旋转矩阵构造法 | 第27-28页 |
| 2.4.3 PEG构造法 | 第28-29页 |
| 2.5 LDPC码的编码算法 | 第29-32页 |
| 2.5.1 基于高斯消元的编码 | 第30-31页 |
| 2.5.2 基于近似下三角矩阵的编码 | 第31-32页 |
| 2.6 LDPC码的译码算法 | 第32-35页 |
| 2.6.1 硬判决译码算法 | 第32-33页 |
| 2.6.2 软判决译码算法 | 第33-34页 |
| 2.6.3 混合译码算法 | 第34-35页 |
| 2.7 BP译码算法和MIN-SUM译码算法 | 第35-39页 |
| 2.7.1 BP译码算法 | 第35-38页 |
| 2.7.2 Min-Sum译码算法 | 第38-39页 |
| 2.8 本章小结 | 第39-40页 |
| 3 基于MRF的二元LDPC译码算法 | 第40-51页 |
| 3.1 马尔可夫随机链的定义 | 第40-41页 |
| 3.2 参数估计方法 | 第41-43页 |
| 3.2.1 最大似然估计 | 第41页 |
| 3.2.2 最大伪似然方法 | 第41-42页 |
| 3.2.3 动态蒙特卡罗方法 | 第42-43页 |
| 3.3 高斯-马尔可夫随机场模型 | 第43-45页 |
| 3.4 基于MRF的LDPC码译码算法 | 第45-46页 |
| 3.5 算法测试与分析 | 第46-49页 |
| 3.5.1 仿真工具简介 | 第46页 |
| 3.5.2 仿真结果 | 第46-48页 |
| 3.5.3 复杂度分析 | 第48-49页 |
| 3.5.4 码长的大小对译码性能影响 | 第49页 |
| 3.6 本章小结 | 第49-51页 |
| 4 基于MRF的二元LDPC码的FPGA实现 | 第51-72页 |
| 4.1 FPGA及其描述语言 | 第51-54页 |
| 4.1.1 FPGA的介绍 | 第51-52页 |
| 4.1.2 FPGA的基本构成 | 第52-53页 |
| 4.1.3 FPGA设计语言 | 第53-54页 |
| 4.2 FPGA设计流程 | 第54-56页 |
| 4.3 量化 | 第56页 |
| 4.4 设计平台器件选型 | 第56-57页 |
| 4.5 LDPC译码器的三种结构 | 第57-61页 |
| 4.5.1 串行译码器 | 第57-58页 |
| 4.5.2 全并行译码器 | 第58-60页 |
| 4.5.3 部分并行译码器 | 第60-61页 |
| 4.6 译码器的整体架构 | 第61页 |
| 4.7 LDPC码的译码器模块设计 | 第61-71页 |
| 4.7.1 时序控制模块的设计 | 第61-63页 |
| 4.7.2 初始化模块设计 | 第63-64页 |
| 4.7.3 校验/变量节点时序设计 | 第64-68页 |
| 4.7.4 校验节点处理模块设计 | 第68-69页 |
| 4.7.5 变量节点模块和信源估计 | 第69-70页 |
| 4.7.6 译码器的结果验证 | 第70-71页 |
| 4.7.7 译码器的资源消耗分析 | 第71页 |
| 4.8 本章小结 | 第71-72页 |
| 5 总结展望 | 第72-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-78页 |
| 附录 攻读学位期间发表的论文目录 | 第78-79页 |