基于FPGA的高速LDPC-CC译码器的设计与实现
| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第1章 绪论 | 第10-17页 |
| ·课题背景及研究意义 | 第10-12页 |
| ·LDPC码研究现状 | 第12-13页 |
| ·LDPC-CC研究现状 | 第13-15页 |
| ·论文的章节安排 | 第15-17页 |
| 第2章 LDPC-CC基本原理 | 第17-27页 |
| ·LDPC-CC原理 | 第17-20页 |
| ·LDPC码的定义 | 第17-18页 |
| ·LDPC-CC的定义 | 第18-20页 |
| ·LDPC-CC的编码算法 | 第20-21页 |
| ·伴随式结构实现 | 第20-21页 |
| ·部分伴随式结构实现 | 第21页 |
| ·LDPC-CC的编码结尾算法 | 第21-25页 |
| ·单一相位结尾法 | 第22-23页 |
| ·全相位结尾法 | 第23-24页 |
| ·编码结尾的影响 | 第24-25页 |
| ·LDPC-CC编码器结构 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第3章 LDPC-CC译码算法研究 | 第27-39页 |
| ·软判决译码算法 | 第27-32页 |
| ·概率BP译码算法 | 第28-29页 |
| ·对数域BP算法 | 第29-30页 |
| ·对数域BP算法的简化 | 第30-31页 |
| ·译码算法性能比较 | 第31-32页 |
| ·LDPC-CC译码消息传递机制 | 第32-34页 |
| ·两相消息传递机制 | 第32-33页 |
| ·按需激活变量节点机制 | 第33页 |
| ·不同消息传递机制性能比较 | 第33-34页 |
| ·LDPC-CC译码算法性能分析 | 第34-38页 |
| ·编码结尾性能仿真 | 第34-36页 |
| ·消息量化定点仿真 | 第36-37页 |
| ·不同码长下性能仿真 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第4章 LDPC-CC译码器实现方案 | 第39-50页 |
| ·译码器整体结构 | 第39-40页 |
| ·消息存储方案 | 第40-44页 |
| ·切割技术 | 第41-42页 |
| ·折叠技术 | 第42-43页 |
| ·存储方案重分配 | 第43-44页 |
| ·译码时序策略 | 第44-45页 |
| ·主要模块设计 | 第45-49页 |
| ·输入缓冲模块 | 第45-46页 |
| ·消息缓冲模块 | 第46页 |
| ·校验节点处理单元 | 第46-47页 |
| ·校验模块 | 第47-48页 |
| ·输出模块 | 第48-49页 |
| ·本章小结 | 第49-50页 |
| 第5章 LDPC-CC译码器的FPGA实现 | 第50-61页 |
| ·FPGA开发平台 | 第50-51页 |
| ·FPGA开发流程 | 第51-53页 |
| ·功能仿真和资源消耗 | 第53-57页 |
| ·功能仿真 | 第53-55页 |
| ·资源消耗 | 第55-57页 |
| ·译码性能测试 | 第57-60页 |
| ·译码测试方案 | 第57-59页 |
| ·硬件测试平台 | 第59页 |
| ·译码性能结果 | 第59-60页 |
| ·本章小结 | 第60-61页 |
| 第6章 总结与展望 | 第61-63页 |
| ·全文总结 | 第61页 |
| ·研究展望 | 第61-63页 |
| 参考文献 | 第63-68页 |
| 攻读学位期间发表论文与研究成果清单 | 第68-69页 |
| 致谢 | 第69页 |
