基于ORBIS32指令集的五级流水线CPU设计
| 摘要 | 第1-5页 |
| Abstract | 第5-10页 |
| 第一章 绪论 | 第10-16页 |
| ·RISC处理器概述 | 第10-11页 |
| ·RISC处理器的发展现状 | 第11-12页 |
| ·本课题的研究意义 | 第12-14页 |
| ·本课题完成的工作 | 第14页 |
| ·本文的内容安排 | 第14-16页 |
| 第二章 ORBIS32 CPU设计概述 | 第16-32页 |
| ·OpenRISC指令集 | 第16-20页 |
| ·ORBIS32 CPU架构 | 第20-23页 |
| ·OpenRISC 1000存储系统 | 第23-30页 |
| ·OpenRISC 1000的MMU分析 | 第25-28页 |
| ·OpenRISC 1000的Cache分析 | 第28-30页 |
| ·ORBIS32 CPU的五级流水线设计 | 第30-31页 |
| ·总结 | 第31-32页 |
| 第三章 CPU整体设计 | 第32-45页 |
| ·取指阶段模块的设计 | 第32-35页 |
| ·genpc模块设计 | 第32-34页 |
| ·fetch模块设计 | 第34-35页 |
| ·译码模块设计 | 第35-38页 |
| ·aluop设计 | 第35-36页 |
| ·立即数 | 第36页 |
| ·加载存储类 | 第36-37页 |
| ·分支跳转类 | 第37页 |
| ·其他 | 第37-38页 |
| ·操作数选通器 | 第38-39页 |
| ·alu模块的设计 | 第39-41页 |
| ·lsu模块的设计 | 第41-43页 |
| ·wb_mux模块的设计 | 第43-44页 |
| ·总结 | 第44-45页 |
| 第四章 CPU设计关键问题 | 第45-54页 |
| ·数据相关问题 | 第45-48页 |
| ·必须暂停的流水线 | 第48-51页 |
| ·分支跳转问题 | 第51-53页 |
| ·总结 | 第53-54页 |
| 第五章 CPU可测试性设计 | 第54-60页 |
| ·本文的CPU可测试系统 | 第54-58页 |
| ·CPU的测试结果 | 第58-59页 |
| ·总结 | 第59-60页 |
| 第六章 总结 | 第60-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-66页 |
| 研究成果 | 第66页 |
