DSP数据缓存的设计与验证
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·研究的背景及意义 | 第7-8页 |
| ·国内外研究现状 | 第8-11页 |
| ·Davinci 架构 | 第8-10页 |
| ·Blackfin 架构 | 第10-11页 |
| ·论文的主要工作和组织结构 | 第11-13页 |
| 第二章 Cache 原理与总线协议 | 第13-21页 |
| ·Cache 的基本原理 | 第13-16页 |
| ·Cache 基本结构 | 第13-15页 |
| ·优化 Cache 性能的方法 | 第15-16页 |
| ·本地高速总线协议 LHB | 第16-21页 |
| ·LHB 总线流水线阶段 | 第16-17页 |
| ·LHB 传输类型 | 第17-18页 |
| ·LHB 总线信号 | 第18-21页 |
| 第三章 数据缓存模块的总体设计 | 第21-33页 |
| ·ZW100 DSP 的架构 | 第21-25页 |
| ·ZW100 总体介绍 | 第21-23页 |
| ·ZW100 存储结构 | 第23-24页 |
| ·ZW100 上下文切换 | 第24-25页 |
| ·数据缓存模块总体设计 | 第25-30页 |
| ·数据缓存模块基本结构 | 第25-27页 |
| ·数据缓存管理指令 | 第27-28页 |
| ·数据缓存基本工作流程 | 第28-30页 |
| ·存储体结构和存储完整性保护 | 第30-33页 |
| ·存储体结构 | 第30-31页 |
| ·存储完整性保护 | 第31-33页 |
| 第四章 数据缓存模块的具体设计 | 第33-53页 |
| ·特殊功能寄存器模块 | 第34-36页 |
| ·Line Buffer 模块 | 第36-37页 |
| ·Dtag 模块 | 第37-38页 |
| ·上下文操作处理模块 | 第38-39页 |
| ·状态控制模块 | 第39-46页 |
| ·主状态机 | 第39-42页 |
| ·重填状态机 | 第42-43页 |
| ·写回状态机 | 第43-44页 |
| ·总线交互状态机 | 第44-46页 |
| ·数据通路 | 第46-49页 |
| ·数据通路配置 | 第46-48页 |
| ·写缓存队列 | 第48-49页 |
| ·总线接口 | 第49-53页 |
| ·Master 接口的设计 | 第49-51页 |
| ·Slave 接口的设计 | 第51-53页 |
| 第五章 数据缓存模块的验证 | 第53-61页 |
| ·验证计划 | 第53-54页 |
| ·验证平台 | 第54-55页 |
| ·验证结果 | 第55-61页 |
| ·写缺失的仿真结果 | 第55-58页 |
| ·刷新操作的仿真结果 | 第58-60页 |
| ·仿真结论 | 第60-61页 |
| 结束语 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-69页 |
| 作者在读期间研究成果 | 第69-70页 |
