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可重构计算部件数据耦合器的体系结构设计

摘要第1-4页
Abstract第4-5页
目录第5-7页
1 可重构计算与体系结构第7-22页
 1.1 可重构计算第8-18页
  1.1.1 可重构计算的发展状况第9-17页
   1.1.1.1 可编程逻辑器件第10-11页
   1.1.1.2 现场可编程门阵列第11-12页
   1.1.1.3 RaPiD第12-13页
   1.1.1.4 CHESS第13-14页
   1.1.1.S Xputer第14-16页
   1.1.1.6 Pleiades第16-17页
  1.1.2 现有可重构计算模型的比较与分析第17-18页
 1.2 新型可重构计算体系结构的设计第18-21页
  1.2.0 设计目标与设计原则第18-19页
  1.2.1 协同工作环境第19页
  1.2.2 可重构计算部件体系结构第19-21页
 1.3 数据耦合器的功能需求第21-22页
2 数据耦合器分析第22-37页
 2.1 DS体系结构分析第22-23页
 2.2 DS总线数据传输分析第23页
 2.3 数据异步-同步通信分析第23-24页
 2.4 数据寻址分析第24-33页
  2.4.1 线性寻址模式第25页
  2.4.2 非线性寻址模式第25-29页
   2.4.2.1 偏移叠加第26页
   2.4.2.2 视频寻址第26-27页
   2.4.2.3 复合视频寻址第27-28页
   2.4.2.4 复杂寻址第28-29页
  2.4.3 特殊寻址模式第29-30页
   2.4.3.1 位反转寻址第29页
   2.4.3.2 循环寻址第29-30页
   2.4.3.3 密码运算寻址分析第30页
  2.4.4 寻址模式的设计分析第30-33页
   2.4.4.1 视频寻址模型第31-32页
   2.4.4.2 实现维度第32-33页
 2.5 DS设计分析第33-37页
  2.5.0 DS设计原则第33-34页
  2.5.1 设计方法与验证策略第34页
  2.5.2 DS功能定义第34页
  2.5.3 DS工作流程第34-35页
  2.5.4 DS地址空间第35-37页
3 数据耦合器设计第37-63页
 3.1 DS的接口信号第39-41页
 3.2 DS寄存器设置第41-42页
  3.2.1 控制寄存器和状态寄存器第42页
 3.3 DS部件的组成结构与行为描述第42-63页
  3.3.1 DS地址空间设置第43-44页
  3.3.2 DS控制单元第44-45页
   3.3.2.1 DSCU的接口信号第44-45页
   3.3.2.2 DSCU的组成结构第45页
   3.3.2.3 DSCU的行为描述第45页
  3.3.3 地址产生器第45-53页
   3.3.3.0 地址参数字的结构第46页
   3.3.3.1 AG的接口信号第46-47页
   3.3.3.2 AG的组成结构第47-50页
   3.3.3.3 AG的行为描述第50-53页
  3.3.4 计算高速缓存第53-54页
  3.3.5 总线控制逻辑第54-56页
   3.3.5.1 BCL的接口信号第54页
   3.3.5.2 BCL的组成结构第54-55页
   3.3.5.3 BCL的行为描述第55-56页
  3.3.6 输出端口第56-59页
   3.3.6.1 OP的接口信号第56-57页
   3.3.6.2 OP的组成结构第57-58页
   3.3.6.3 OP的行为描述第58-59页
  3.3.7 输入端口第59-61页
   3.3.7.1 IP的接口信号第59-60页
   3.3.7.2 IP的组成结构第60-61页
   3.3.7.3 IP的行为描述第61页
  3.3.8 DS地址译码器第61-63页
4 验证与结论第63-67页
 4.1 DS设计验证第63-65页
 4.2 DS设计结论第65-66页
 4.3 下一步工作第66-67页
参考文献第67-69页
致谢第69-70页
研究生期间文章录用情况第70页

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