宽带捷变频率合成器的研制
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 致谢 | 第8-14页 |
| 第一章 绪论 | 第14-17页 |
| ·频率合成技术概述 | 第14页 |
| ·频率合成技术的发展 | 第14-16页 |
| ·论文主要工作 | 第16-17页 |
| 第二章 PLL 频率合成技术性能研究 | 第17-32页 |
| ·锁相环路的各组成部分及工作原理 | 第17-21页 |
| ·鉴相器 | 第17-18页 |
| ·环路滤波器 | 第18-20页 |
| ·压控振荡器（VCO） | 第20-21页 |
| ·PLL的性能分析 | 第21-32页 |
| ·PLL 的工作过程 | 第21-22页 |
| ·PLL 的基本方程与相位模型 | 第22-23页 |
| ·PLL 的相位噪声性能 | 第23-24页 |
| ·PLL 的捕获与跟踪性能 | 第24-25页 |
| ·PLL 环路滤波器的设计 | 第25-32页 |
| 第三章 DDS 频率合成技术性能研究 | 第32-38页 |
| ·DDS的工作原理及组成 | 第32-33页 |
| ·相位累加器（PD） | 第33页 |
| ·正弦查询表（ROM） | 第33页 |
| ·数/模转换器（DAC） | 第33页 |
| ·DDS的理想输出频谱 | 第33-35页 |
| ·DDS的杂散特性分析 | 第35-38页 |
| ·相位截断误差 | 第35-37页 |
| ·幅度量化带来的误差 | 第37页 |
| ·DAC 转换误差带来的杂散 | 第37-38页 |
| 第四章 系统设计方案 | 第38-50页 |
| ·系统指标要求 | 第38页 |
| ·频率合成系统方案设计 | 第38-42页 |
| ·常用方案 | 第38-41页 |
| ·系统方案确定 | 第41-42页 |
| ·器件选型 | 第42-46页 |
| ·PLL 芯片选型 | 第42-43页 |
| ·DDS 芯片选型 | 第43-45页 |
| ·压控振荡器的选型 | 第45-46页 |
| ·系统方案的论证 | 第46-50页 |
| ·相噪指标的论证 | 第46-48页 |
| ·杂散指标的论证 | 第48-49页 |
| ·频率分辨率的论证 | 第49-50页 |
| 第五章 系统方案的具体实施 | 第50-72页 |
| ·600MHz 产生电路设计 | 第50-55页 |
| ·DDS电路设计 | 第55-57页 |
| ·锁相环设计与仿真 | 第57-62页 |
| ·HMC440 环路设计 | 第57-59页 |
| ·HMC698 环路设计 | 第59-62页 |
| ·混频和分段滤波放大模块设计 | 第62-66页 |
| ·倍频模块 | 第66页 |
| ·测试结果 | 第66-72页 |
| ·上链路输出频谱 | 第66页 |
| ·下链路 PLL 输出频谱 | 第66-67页 |
| ·混频模块输出频谱 | 第67-69页 |
| ·最终输出频谱 | 第69-70页 |
| ·跳频时间测试 | 第70-72页 |
| 第六章 结论 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 攻读硕士学位期间发表的论文 | 第75-76页 |
