基于卷积神经网络的图像分类系统设计和实现--基于ZYNQ的移动端实现
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-17页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-15页 |
| 1.2.1 卷积神经网络的研究现状 | 第10-12页 |
| 1.2.2 FPGA实现卷积运算研究现状 | 第12-15页 |
| 1.3 研究内容 | 第15-16页 |
| 1.4 论文结构及相关内容 | 第16-17页 |
| 第2章 FPGA及卷积神经网络算法计算模型分析 | 第17-29页 |
| 2.1 卷积神经网络 | 第17-22页 |
| 2.1.1 卷积神经网络的基本结构 | 第17-19页 |
| 2.1.2 卷积神经网络前向传播模型 | 第19-22页 |
| 2.2 FPGA技术介绍 | 第22-24页 |
| 2.2.1 FPGA基本情况 | 第22-23页 |
| 2.2.2 FPGA的结构及其设计流程 | 第23-24页 |
| 2.3 FPGA实现卷积神经网络的优势 | 第24-28页 |
| 2.3.1 卷积神经网络并行计算分析 | 第24-26页 |
| 2.3.2 相似于卷积网络运算的FPGA结构分析 | 第26-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第3章 基于FPGA的卷积神经网络算法设计 | 第29-40页 |
| 3.1 系统总体结构 | 第29-31页 |
| 3.1.1 硬件平台搭建 | 第30页 |
| 3.1.2 卷积神经网络算法设计和实现 | 第30-31页 |
| 3.2 实验板卡介绍 | 第31-34页 |
| 3.2.1 电源与UART复用电路 | 第31-32页 |
| 3.2.2 时钟电路 | 第32-33页 |
| 3.2.3 DDR3存储电路 | 第33-34页 |
| 3.3 图像算法硬件环境搭建 | 第34-37页 |
| 3.3.1 图像采集模块 | 第34页 |
| 3.3.2 图像显示模块 | 第34-35页 |
| 3.3.3 Bayer转RGB模块 | 第35-37页 |
| 3.4 硬件平台系统构建 | 第37-39页 |
| 3.5 本章小结 | 第39-40页 |
| 第4章 基于FPGA的卷积神经网络算法实现 | 第40-59页 |
| 4.1 离线训练卷积神经网络模型 | 第40-52页 |
| 4.1.1 Caffe简介和开发环境搭建 | 第40-43页 |
| 4.1.2 分类识别网络结构设计和训练 | 第43-50页 |
| 4.1.3 网络参数提取 | 第50-52页 |
| 4.2 卷积神经网络算法硬件实现 | 第52-54页 |
| 4.2.1 软件方式卷积神经网络算法实现 | 第52-53页 |
| 4.2.2 编译卷积神经网络程序 | 第53-54页 |
| 4.3 卷积神经网络算法优化及实现 | 第54-58页 |
| 4.3.1 卷积神经网络算法优化策略 | 第54-57页 |
| 4.3.2 卷积神经网络算法优化后实现 | 第57-58页 |
| 4.4 本章小结 | 第58-59页 |
| 第5章 实验结果及分析 | 第59-64页 |
| 5.1 卷积神经网络算法硬件实现 | 第59-61页 |
| 5.1.1 编译完成后的工程图 | 第59页 |
| 5.1.2 实验结果 | 第59-60页 |
| 5.1.3 性能验证 | 第60页 |
| 5.1.4 资源利用率 | 第60-61页 |
| 5.2 卷积神经网络算法优化及实现 | 第61-62页 |
| 5.2.1 编译完成后的映射图 | 第61页 |
| 5.2.2 性能验证 | 第61-62页 |
| 5.2.3 资源利用率 | 第62页 |
| 5.3 实验结果对比 | 第62-63页 |
| 5.4 本章小结 | 第63-64页 |
| 结论 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 攻读学位期间取得学术成果 | 第70页 |
