| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 选题依据和研究意义 | 第9-12页 |
| 1.2 国内外研究现状及趋势 | 第12-15页 |
| 1.3 本文的主要工作 | 第15-17页 |
| 第二章 ADC概述 | 第17-29页 |
| 2.1 模数转换器的基础 | 第17-23页 |
| 2.1.1 采样和量化 | 第17-19页 |
| 2.1.2 主要性能参数 | 第19-23页 |
| 2.2 高速ADC主流架构和技术 | 第23-28页 |
| 2.2.1 快闪型ADC | 第23-24页 |
| 2.2.2 折叠差值型ADC | 第24页 |
| 2.2.3 流水线型ADC | 第24-26页 |
| 2.2.4 逐次逼近型ADC | 第26-27页 |
| 2.2.5 时间交织技术 | 第27-28页 |
| 2.3 本章小结 | 第28-29页 |
| 第三章 SHA-lessPipelinedADC的分析 | 第29-42页 |
| 3.1 流水线ADC原理 | 第29-30页 |
| 3.1.1 冗余技术 | 第29-30页 |
| 3.2 SHA-less流水线ADC | 第30-33页 |
| 3.2.1 采样保持放大器 | 第31页 |
| 3.2.2 无采样保持放大器结构 | 第31-33页 |
| 3.3 性能限制的来源 | 第33-40页 |
| 3.3.1 采样网络 | 第33-34页 |
| 3.3.2 时钟抖动 | 第34-35页 |
| 3.3.3 MDAC中的误差 | 第35-40页 |
| 3.3.4 Sub-ADC中的误差 | 第40页 |
| 3.4 本章小结 | 第40-42页 |
| 第四章 1GSps12BitPipelinedADC电路设计 | 第42-63页 |
| 4.1 整体架构设计 | 第42页 |
| 4.2 输入缓冲器设计 | 第42-43页 |
| 4.3 Sub-ADC设计 | 第43-48页 |
| 4.3.1 第一级中sub-ADC的设计 | 第43-45页 |
| 4.3.2 后级sub-ADC设计 | 第45页 |
| 4.3.3 比较器设计 | 第45-47页 |
| 4.3.4 阈值电压的产生 | 第47-48页 |
| 4.4 MDAC设计 | 第48-54页 |
| 4.4.1 栅压自举开关 | 第49-51页 |
| 4.4.2 参考电压开关 | 第51页 |
| 4.4.3 余量放大器 | 第51-54页 |
| 4.5 时钟电路设计 | 第54-55页 |
| 4.6 整体电流偏置电路设计 | 第55-59页 |
| 4.6.1 带隙基准电压源 | 第56-58页 |
| 4.6.2 电流偏置电路 | 第58-59页 |
| 4.7 输出接口设计 | 第59-60页 |
| 4.8 数字校准 | 第60-62页 |
| 4.9 本章小结 | 第62-63页 |
| 第五章 1GSps12BitPipelinedADC版图设计和后仿 | 第63-74页 |
| 5.1 整体布局布线 | 第63-65页 |
| 5.1.1 版图效应 | 第63-64页 |
| 5.1.2 金属走线及布局 | 第64-65页 |
| 5.2 关键模块版图 | 第65-67页 |
| 5.2.1 输入缓冲器 | 第65-66页 |
| 5.2.2 第一级和第四级流水线级 | 第66-67页 |
| 5.3 后仿验证 | 第67-73页 |
| 5.3.1 输入缓冲器 | 第67-68页 |
| 5.3.2 第一级流水线级 | 第68-69页 |
| 5.3.3 整体版图及仿真 | 第69-73页 |
| 5.4 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 攻读硕士学位期间取得的研究成果 | 第80页 |
