| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 电学层析成像技术 | 第8-11页 |
| 1.2 本论文的研究内容 | 第11-12页 |
| 1.3 本论文的组织形式 | 第12-14页 |
| 第二章 电阻层析成像技术 | 第14-21页 |
| 2.1 ERT 系统的理论基础 | 第14-16页 |
| 2.2 ERT 系统的构成及技术特点 | 第16-17页 |
| 2.3 ERT 技术的发展概况 | 第17-19页 |
| 2.4 ERT 技术研究的主要内容以及面临的主要问题 | 第19-21页 |
| 第三章 数字化ERT 系统的硬件设计 | 第21-46页 |
| 3.1 国内外电学层析成像系统的数字化进程 | 第21-23页 |
| 3.2 本数字化系统方案的选定 | 第23-26页 |
| 3.2.1 DSP 的特点 | 第23-24页 |
| 3.2.2 FPGA 的特点 | 第24-25页 |
| 3.2.3 数字化ERT 方案的确定 | 第25-26页 |
| 3.3 数字控制器 | 第26-29页 |
| 3.3.1 主控制器—TMS320C6416 DSP | 第27-29页 |
| 3.3.2 协控制器—Virtex II Pro XC2VP30 FPGA | 第29页 |
| 3.4 数字化ERT 系统的硬件构成 | 第29-46页 |
| 3.4.1 时钟分配 | 第30页 |
| 3.4.2 逻辑控制 | 第30-32页 |
| 3.4.3 激励信号生成 | 第32-36页 |
| 3.4.4 激励/测量切换 | 第36-37页 |
| 3.4.5 电阻测量 | 第37-39页 |
| 3.4.6 信号预处理 | 第39-41页 |
| 3.4.7 数据采集与传输 | 第41-46页 |
| 第四章 数字化ERT 系统的软件设计 | 第46-60页 |
| 4.1 FPGA 软件设计 | 第46-50页 |
| 4.1.1 硬件描述语言（VHDL） | 第46-47页 |
| 4.1.2 软件开发工具 | 第47-48页 |
| 4.1.3 FPGA 的设计流程 | 第48-49页 |
| 4.1.4 FPGA 的模块化设计 | 第49-50页 |
| 4.2 DSP 软件设计 | 第50-55页 |
| 4.2.1 软件开发工具 | 第51页 |
| 4.2.2 DSP 软件开发流程 | 第51-52页 |
| 4.2.3 本系统DSP 程序基本构成 | 第52-55页 |
| 4.3 相敏解调 | 第55-60页 |
| 4.3.1 模拟相敏解调 | 第55-57页 |
| 4.3.2 数字相敏解调 | 第57-60页 |
| 第五章 性能测试与分析 | 第60-64页 |
| 5.1 系统测量的不确定度分析 | 第60-61页 |
| 5.2 系统通道的一致性分析 | 第61-62页 |
| 5.3 系统的实时性分析 | 第62-64页 |
| 第六章 总结与建议 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 参加科研情况说明 | 第69-70页 |
| 致谢 | 第70页 |
