脉冲发生器信号合成模块设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 本设计的研究意义和价值 | 第10-11页 |
| 1.2 脉冲信号合成技术国内外发展现状 | 第11-13页 |
| 1.3 本文主要工作 | 第13-16页 |
| 1.3.1 脉冲码型发生器的主要技术指标 | 第13-14页 |
| 1.3.2 本文的工作内容与章节安排 | 第14-16页 |
| 第二章 总体方案设计 | 第16-36页 |
| 2.1 脉冲合成及控制模块总体方案设计 | 第16-18页 |
| 2.2 脉冲产生方案设计 | 第18-25页 |
| 2.2.1 脉冲的类型及基本参数 | 第18-20页 |
| 2.2.2 计数器脉冲产生电路 | 第20-21页 |
| 2.2.3 相对延时脉冲合成方案 | 第21-23页 |
| 2.2.4 基于SRAM的脉冲产生方案 | 第23-24页 |
| 2.2.5 脉冲产生总体方案 | 第24-25页 |
| 2.3 码型产生方案设计 | 第25-29页 |
| 2.3.1 码型序列的类型及基本参数 | 第25-26页 |
| 2.3.2 SRAM直接合成数据码型方法 | 第26-28页 |
| 2.3.3 基于相对延时技术的码型合成方法 | 第28页 |
| 2.3.4 码型合成总体方案 | 第28-29页 |
| 2.4 信号延时方案设计 | 第29-35页 |
| 2.4.1 计数器延时 | 第29-30页 |
| 2.4.2 SRAM存储延时 | 第30-31页 |
| 2.4.3 同步FIFO延时 | 第31-33页 |
| 2.4.4 移位寄存器延时电路 | 第33页 |
| 2.4.5 可编程延迟线 | 第33-34页 |
| 2.4.6 信号延时及脉宽调整总体方案 | 第34-35页 |
| 2.5 整机方案设计 | 第35-36页 |
| 第三章 脉冲码型产生电路设计 | 第36-70页 |
| 3.1 时钟处理电路设计 | 第36-39页 |
| 3.1.1 外部时钟处理电路 | 第37-38页 |
| 3.1.2 FPGA时钟处理模块设计 | 第38-39页 |
| 3.2 脉冲码型发生器工作模式设计 | 第39-47页 |
| 3.2.1 脉冲码型发生器工作模式 | 第39-44页 |
| 3.2.2 脉冲码型发生器触发方式归一化处理 | 第44-47页 |
| 3.3 码型产生电路设计 | 第47-61页 |
| 3.3.1 码型产生总体电路 | 第47-48页 |
| 3.3.2 SRAM存储及控制模块设计 | 第48-51页 |
| 3.3.3 并串转换电路设计 | 第51-52页 |
| 3.3.4 延时电路设计 | 第52-56页 |
| 3.3.5 码型脉宽调整电路设计 | 第56-59页 |
| 3.3.6 码型合成电路 | 第59-61页 |
| 3.4 脉冲产生电路 | 第61-64页 |
| 3.4.1 脉冲信号产生总体电路 | 第62页 |
| 3.4.2 脉冲群脉冲产生电路 | 第62-63页 |
| 3.4.3 双脉冲产生电路 | 第63-64页 |
| 3.5 同步输出电路设计 | 第64-68页 |
| 3.5.1 同步触发输出电路设计 | 第65-66页 |
| 3.5.2 外部选通输出电路设计 | 第66-67页 |
| 3.5.3 同步输出电平调节电路 | 第67-68页 |
| 3.6 模块系列化及产品化设计 | 第68-70页 |
| 第四章 整机设计及电路测试与分析 | 第70-84页 |
| 4.1 整机结构设计 | 第70-71页 |
| 4.2 热设计 | 第71-72页 |
| 4.3 硬件可靠性设计 | 第72-73页 |
| 4.4 调试中遇到的问题及解决方法 | 第73-75页 |
| 4.5 脉冲合成模块电路测试与分析 | 第75-84页 |
| 4.5.1 工作模式测试与分析 | 第75-81页 |
| 4.5.2 信号延时和脉宽测试与分析 | 第81-84页 |
| 第五章 结束语 | 第84-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-89页 |
| 攻读硕士期间取得的研究成果 | 第89-90页 |
| 附录 | 第90-91页 |
