| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究工作的背景与意义 | 第10页 |
| 1.2 国内外相关技术发展状况 | 第10-11页 |
| 1.3 本论文的结构安排 | 第11-14页 |
| 第二章 数字T/R组件通道测试系统方案设计 | 第14-27页 |
| 2.1 数字阵列雷达及T/R组件介绍 | 第14-15页 |
| 2.2 系统基本需求 | 第15-16页 |
| 2.3 测试系统技术指标 | 第16页 |
| 2.4 系统方案设计 | 第16-20页 |
| 2.5 性能指标测试方案 | 第20-26页 |
| 2.5.1 ADC动态参数测试方案 | 第20-22页 |
| 2.5.2 通道参数测试方案 | 第22-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第三章 系统硬件电路设计与实现 | 第27-42页 |
| 3.1 系统的整体设计 | 第27页 |
| 3.2 光模块电路设计 | 第27-29页 |
| 3.3 FPGA相关电路设计 | 第29-32页 |
| 3.3.1 FPGA芯片选型 | 第29-30页 |
| 3.3.2 FPGA管脚区域划分 | 第30页 |
| 3.3.3 配置电路设计 | 第30-32页 |
| 3.4 DDR II存储器设计 | 第32-34页 |
| 3.5 cPCI接口设计 | 第34-36页 |
| 3.6 系统电源设计 | 第36-39页 |
| 3.6.1 电源需求分析 | 第36-38页 |
| 3.6.2 电源电路设计 | 第38-39页 |
| 3.7 板卡布局设计 | 第39-41页 |
| 3.8 本章小结 | 第41-42页 |
| 第四章 FPGA逻辑设计与实现 | 第42-66页 |
| 4.1 SOPC系统开发概述 | 第42-47页 |
| 4.1.1 基于Nios II的SOPC系统的构成 | 第42-43页 |
| 4.1.2 Nios II处理器 | 第43-44页 |
| 4.1.3 Avalon总线 | 第44-45页 |
| 4.1.4 SOPC开发流程 | 第45-47页 |
| 4.2 系统的设计方案 | 第47-49页 |
| 4.3 收发模块设计实现 | 第49-54页 |
| 4.3.1 高速收发器的工作原理 | 第50-51页 |
| 4.3.2 ALTGXB配置 | 第51-52页 |
| 4.3.3 收发模块设计 | 第52-54页 |
| 4.4 缓存模块设计实现 | 第54-59页 |
| 4.4.1 DDR II控制器配置与使用 | 第54-56页 |
| 4.4.2 数据缓存模块逻辑设计 | 第56-59页 |
| 4.5 cPCI接口芯片的控制 | 第59-63页 |
| 4.5.1 CY7C09449与Avalon总线的连接 | 第59-62页 |
| 4.5.2 cPCI数据传输 | 第62-63页 |
| 4.6 应用程序设计 | 第63-65页 |
| 4.7 本章小结 | 第65-66页 |
| 第五章 系统测试 | 第66-73页 |
| 5.1 DDR II读写测试 | 第66-67页 |
| 5.2 光纤传输测试 | 第67-68页 |
| 5.3 数据缓存测试 | 第68-69页 |
| 5.4 cPCI传输测试 | 第69-70页 |
| 5.5 系统联调测试 | 第70-72页 |
| 5.6 本章小结 | 第72-73页 |
| 第六章 结论与展望 | 第73-75页 |
| 6.1 全文总结 | 第73页 |
| 6.2 工作展望 | 第73-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-78页 |
| 攻读硕士学位期间取得的成果 | 第78-79页 |