| 中文摘要 | 第3-4页 |
| 英文摘要 | 第4-5页 |
| 1 绪论 | 第8-14页 |
| 1.1 课题研究背景及意义 | 第8-9页 |
| 1.2 JESD204B协议简介 | 第9-11页 |
| 1.3 国内外研究现状 | 第11-12页 |
| 1.4 本论文的主要工作及组织结构 | 第12-14页 |
| 2 JESD204B协议分析与研究 | 第14-34页 |
| 2.1 传输层协议分析 | 第14-18页 |
| 2.1.1 单通道正常采样的数据映射格式 | 第15-17页 |
| 2.1.2 单通道过采样的数据映射格式 | 第17页 |
| 2.1.3 多通道的数据映射格式 | 第17-18页 |
| 2.2 加扰协议分析 | 第18-21页 |
| 2.3 数据链路层协议分析 | 第21-28页 |
| 2.3.1 码组同步 | 第22-23页 |
| 2.3.2 初始帧同步 | 第23页 |
| 2.3.3 对齐字符插入与替换 | 第23-24页 |
| 2.3.4 初始通道同步 | 第24-26页 |
| 2.3.5 8B/10B编码器 | 第26-28页 |
| 2.4 确定性延迟 | 第28-32页 |
| 2.5 本章小结 | 第32-34页 |
| 3 JESD204B发送机协议控制器的RTL设计 | 第34-70页 |
| 3.1 设计指标 | 第34页 |
| 3.2 整体架构设计 | 第34-35页 |
| 3.2.1 JESD204B发送机协议控制器功能电路划分 | 第34-35页 |
| 3.2.2 顶层接口描述 | 第35页 |
| 3.3 传输层设计 | 第35-40页 |
| 3.4 链路层电路设计 | 第40-58页 |
| 3.4.1 加扰器设计 | 第40-43页 |
| 3.4.2 对齐码插入与替换 | 第43-45页 |
| 3.4.3 K码及ILAS产生器 | 第45-48页 |
| 3.4.4 8B/10B编码器设计 | 第48-56页 |
| 3.4.5 可测试性设计 | 第56-58页 |
| 3.5 状态控制器设计 | 第58-64页 |
| 3.6 SPI从机设计 | 第64-67页 |
| 3.7 时钟数据接口规范 | 第67-68页 |
| 3.8 本章小结 | 第68-70页 |
| 4 JESD204B发送机协议控制器的硬件验证 | 第70-80页 |
| 4.1 硬件验证平台设计 | 第70-71页 |
| 4.2 收发系统联合仿真 | 第71-75页 |
| 4.3 收发系统板级调试 | 第75-79页 |
| 4.4 本章小结 | 第79-80页 |
| 5 JESD204B发送机协议控制器的后端设计 | 第80-92页 |
| 5.1 逻辑综合 | 第80-83页 |
| 5.2 自动布局布线 | 第83-91页 |
| 5.2.1 数据准备及输入 | 第84页 |
| 5.2.2 布局规划（Floorplan） | 第84-85页 |
| 5.2.3 电源网络规划（Powerplan） | 第85-86页 |
| 5.2.4 标准单元摆放（Placement） | 第86-87页 |
| 5.2.5 时钟树综合（CTS） | 第87-89页 |
| 5.2.6 绕线（Route） | 第89-90页 |
| 5.2.7 可制造性设计（DFM） | 第90-91页 |
| 5.3 本章小结 | 第91-92页 |
| 6 总结与展望 | 第92-94页 |
| 6.1 总结 | 第92页 |
| 6.2 展望 | 第92-94页 |
| 致谢 | 第94-96页 |
| 参考文献 | 第96-100页 |
| 附录 | 第100页 |
| A. 作者在攻读硕士学位期间发表的论文目录 | 第100页 |
| B. 作者在攻读学位期间发表的专利 | 第100页 |