OFDM通信系统LDPC编解码的硬件实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 课题研究背景及意义 | 第9-11页 |
| 1.2 发展历史及研究现状 | 第11-13页 |
| 1.3 论文主要工作和内容安排 | 第13-15页 |
| 第二章 LDPC码基本理论 | 第15-23页 |
| 2.1 LDPC码校验矩阵和Tanner图 | 第15-17页 |
| 2.2 LDPC规则码和LDPC非规则码 | 第17-18页 |
| 2.3 QC-LDPC码 | 第18-22页 |
| 2.3.1 QC-LDPC码的校验矩阵 | 第19-20页 |
| 2.3.2 QC-LDPC码的生成矩阵 | 第20-22页 |
| 2.4 本章小节 | 第22-23页 |
| 第三章 QC-LDPC码编码器FPGA实现 | 第23-33页 |
| 3.1 QC-LDPC编码电路结构 | 第23-25页 |
| 3.2 QC-LDPC两级编码算法 | 第25-27页 |
| 3.3 QC-LDPC编码器的FPGA实现 | 第27-32页 |
| 3.3.1 编码器总体结构及编码流程 | 第27-29页 |
| 3.3.2 连续编码主控状态机的设计 | 第29-31页 |
| 3.3.3 编码器综合结果和性能分析 | 第31-32页 |
| 3.4 本章小结 | 第32-33页 |
| 第四章 LDPC码译码算法及Matlab仿真 | 第33-43页 |
| 4.1 基于置信传播的算法 | 第33-36页 |
| 4.1.1 概率BP算法 | 第33-34页 |
| 4.1.2 对数似然比BP算法 | 第34-35页 |
| 4.1.3 最小和算法 | 第35-36页 |
| 4.2 OFDM系统中LDPC译码初始化 | 第36-40页 |
| 4.3 译码算法性能仿真 | 第40-42页 |
| 4.4 本章小结 | 第42-43页 |
| 第五章 QC-LDPC码译码器FPGA实现 | 第43-55页 |
| 5.1 译码器整体结构设计 | 第43-45页 |
| 5.2 译码器各子模块的设计 | 第45-52页 |
| 5.2.1 主控单元 | 第45-47页 |
| 5.2.2 初始化信息存储单元 | 第47-48页 |
| 5.2.3 交互信息存储单元 | 第48-49页 |
| 5.2.4 校验节点处理单元 | 第49-50页 |
| 5.2.5 变量节点处理单元 | 第50-51页 |
| 5.2.6 译码输出单元 | 第51-52页 |
| 5.3 译码器仿真测试和性能分析 | 第52-54页 |
| 5.4 本章小结 | 第54-55页 |
| 第六章 OFDM通信基带系统与DA/AD的联调 | 第55-61页 |
| 6.1 OFDM通信基带系统 | 第55-57页 |
| 6.2 多速率滤波器 | 第57页 |
| 6.3 基带系统与DA/AD的联调 | 第57-60页 |
| 6.4 本章小结 | 第60-61页 |
| 第七章 结论与展望 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67-69页 |
| 攻读学位期间发表的学术论文及专利 | 第69页 |
