基于FPGA的雷达运动目标检测系统设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 研究背景和意义 | 第16-17页 |
| 1.2 国内外研究状况 | 第17-19页 |
| 1.3 本文的主要工作 | 第19-22页 |
| 第二章 锯齿LFMCW雷达运动目标检测算法分析 | 第22-40页 |
| 2.1 锯齿LFMCW雷达工作原理 | 第22-23页 |
| 2.2 动目标显示 | 第23-27页 |
| 2.2.1 一次相消器 | 第24-25页 |
| 2.2.2 二次相消器 | 第25-27页 |
| 2.2.3 多次相消器 | 第27页 |
| 2.3 动目标检测 | 第27-31页 |
| 2.3.1 多普勒滤波器组 | 第28页 |
| 2.3.2 多普勒滤波器组设计 | 第28-31页 |
| 2.4 超杂波检测 | 第31-32页 |
| 2.5 恒虚警检测 | 第32-37页 |
| 2.5.1 快门限恒虚警 | 第33-36页 |
| 2.5.2 慢门限恒虚警 | 第36-37页 |
| 2.6 多普勒聚心 | 第37-38页 |
| 2.7 本章小结 | 第38-40页 |
| 第三章 信号处理板硬件平台设计 | 第40-50页 |
| 3.1 硬件平台架构设计 | 第40-41页 |
| 3.2 FPGA选型设计 | 第41-43页 |
| 3.2.1 FPGA快速设计的潜力 | 第42页 |
| 3.2.2 FPGA资源说明 | 第42-43页 |
| 3.3 DDR3 SDRAM选型设计 | 第43-46页 |
| 3.3.1 DDR3的发展历程 | 第44-45页 |
| 3.3.2 DDR3数据存储 | 第45-46页 |
| 3.4 信号处理板性能 | 第46-48页 |
| 3.4.1 资源说明 | 第46-47页 |
| 3.4.2 数据传输接 | 第47-48页 |
| 3.5 本章小结 | 第48-50页 |
| 第四章 运动目标检测方案设计与功能实现 | 第50-72页 |
| 4.1 信号处理流程 | 第50-52页 |
| 4.2 动目标显示的实现 | 第52-54页 |
| 4.2.1 FPGA实现流程 | 第52页 |
| 4.2.2 动目标显示处理结果 | 第52-54页 |
| 4.3 数据缓存控制的实现 | 第54-63页 |
| 4.3.1 DDR3 IP核介绍 | 第54-55页 |
| 4.3.2 DDR3读写控制 | 第55-60页 |
| 4.3.3 距离重排 | 第60-63页 |
| 4.4 动目标检测的实现 | 第63-65页 |
| 4.4.1 FPGA实现流程 | 第63-64页 |
| 4.4.2 动目标检测处理结果 | 第64-65页 |
| 4.5 恒虚警检测的实现 | 第65-67页 |
| 4.5.1 FPGA实现流程 | 第65-67页 |
| 4.5.2 恒虚警检测结果 | 第67页 |
| 4.6 超杂波检测的实现 | 第67-68页 |
| 4.7 多普勒聚心的实现 | 第68-69页 |
| 4.8 信号处理时间分析 | 第69-71页 |
| 4.9 本章小结 | 第71-72页 |
| 第五章 结论和展望 | 第72-74页 |
| 5.1 研究结论 | 第72页 |
| 5.2 研究展望 | 第72-74页 |
| 附录A | 第74-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78-80页 |
| 作者简介 | 第80-81页 |
