| Abstract | 第4页 |
| 摘要 | 第5-12页 |
| Chapter 1 Introduction | 第12-16页 |
| 1.1 MiniSys-1A | 第12-13页 |
| 1.2 The current research,developments | 第13-15页 |
| 1.3 Research Goals | 第15-16页 |
| 1.4 Thesis Organization | 第16页 |
| Chapter 2 the Introduction of Related Technologies | 第16-22页 |
| 2.1 Introduction | 第16页 |
| 2.2 Harvard and Von Neumann Architecture | 第16-18页 |
| 2.3 Digilent Nexys4 and Xilinx Design Suite | 第18-19页 |
| 2.4 Verilog (HDL) | 第19-21页 |
| 2.5 Conclusion | 第21-22页 |
| Chapter 3 the Architecture of the Storage System Design | 第22-26页 |
| 3.1 The analysis of the requirement | 第22-24页 |
| 3.2 Architecture of the Storage System | 第24-25页 |
| 3.3 Conclusion | 第25-26页 |
| Chapter 4 Level One Cache Design and Realization | 第26-44页 |
| 4.1 Cache Line Size | 第26-27页 |
| 4.2 L1 I-cache | 第27页 |
| 4.3 L1 D-cache | 第27-28页 |
| 4.4 Line Condition Identifiers | 第28页 |
| 4.5 Mapping Function (associativity) | 第28-30页 |
| 4.6 Replacement Algorithm | 第30-31页 |
| 4.7 Write Policy | 第31-32页 |
| 4.8 Cache Operation | 第32-33页 |
| 4.9 Cache miss | 第33-34页 |
| 4.10 Realization of the Design | 第34-39页 |
| 4.10.1 Cache FSM Behavior | 第37页 |
| 4.10.2 Behavioral Cases | 第37-39页 |
| 4.11 Simulation and Result | 第39-42页 |
| 4.11.1 Testing Read Process | 第39-41页 |
| 4.11.2 Testing Write Process | 第41-42页 |
| 4.12 Conclusion | 第42-44页 |
| Chapter 5 Level two Cache Design and Realization | 第44-61页 |
| 5.1 Introduction | 第44-45页 |
| 5.2 Cache Size | 第45-46页 |
| 5.3 Line Size and Condition Identifiers | 第46页 |
| 5.4 Mapping Function (associativity) | 第46-47页 |
| 5.5 Replacement Algorithm | 第47页 |
| 5.6 Write Policy | 第47-48页 |
| 5.7 Cache Operation | 第48-50页 |
| 5.8 Realization of the Design | 第50-56页 |
| 5.8.1 Cache FSM Behavior | 第52-53页 |
| 5.8.2 Behavioral Cases | 第53-56页 |
| 5.9 Cache Controller | 第56-59页 |
| 5.9.1 Cache Controller Operation | 第58-59页 |
| 5.10 Simulation and Result | 第59-60页 |
| 5.11 Conclusion | 第60-61页 |
| Chapter 6 Main Memory (CellularRAM memory controller) Design and Realization | 第61-71页 |
| 6.1 Introduction | 第61-64页 |
| 6.2 CellularRAM Functional Description | 第64-66页 |
| 6.2.1 Operating Modes | 第64-66页 |
| 6.3 CellularRAM memory controller | 第66-70页 |
| 6.3.1 Read/Write change efficiency | 第68-70页 |
| 6.4 Conclusion | 第70-71页 |
| Chapter 7 Micro SD Host Controllet Design and Realization | 第71-80页 |
| 7.1 Introduction | 第71-73页 |
| 7.2 The Architecture of the Host Controller | 第73-75页 |
| 7.2.1 Host Interface | 第74页 |
| 7.2.2 SD Command Master/Command Host | 第74页 |
| 7.2.3 SD Data Master/Data Host | 第74-75页 |
| 7.2.4 Buffer Descriptors (BD) | 第75页 |
| 7.2.5 RX/TX Fifo Filler | 第75页 |
| 7.3 Realization of the Design | 第75-76页 |
| 7.4 Verification Environment and Simulation Results | 第76-79页 |
| 7.4.1 SD CONTROLLER TB | 第77页 |
| 7.4.2 SD Model | 第77页 |
| 7.4.3 WB Bus Monitor | 第77页 |
| 7.4.4 WB Master Behavioral/WB Master32 | 第77页 |
| 7.4.5 WB Slave Behavioral | 第77-79页 |
| 7.5 Conclusions | 第79-80页 |
| Chapter 8 Combination of the Design with MiniSys-1A | 第80-84页 |
| Chapter 9 Conclusions | 第84-86页 |
| Acknowledgement | 第86-87页 |
| References | 第87-89页 |
