DDS-PLL低相噪低杂散频综研究
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 引言 | 第8-13页 |
| ·频率合成技术发展概况 | 第8-10页 |
| ·国内外技术发展水平 | 第10-11页 |
| ·课题的意义 | 第11-12页 |
| ·课题的主要工作 | 第12-13页 |
| 第二章 频率合成技术理论 | 第13-33页 |
| ·DDS理论 | 第13-23页 |
| ·DDS的工作原理 | 第13-14页 |
| ·DDS的性能特点 | 第14-16页 |
| ·DDS的频谱分析 | 第16-22页 |
| ·理想DDS的频谱 | 第16-18页 |
| ·DDS的杂散分析 | 第18-22页 |
| ·DDS的相位噪声分析 | 第22-23页 |
| ·锁相原理 | 第23-33页 |
| ·鉴相器(PD) | 第24页 |
| ·环路滤波器(LF) | 第24-29页 |
| ·压控振荡器(VCO) | 第29页 |
| ·环路的捕获与跟踪性能 | 第29-31页 |
| ·环路滤波器对相位噪声和杂散的作用 | 第31-33页 |
| 第三章 DDS激励PLL方案及电路设计 | 第33-55页 |
| ·课题指标 | 第33页 |
| ·系统方案的选择 | 第33-39页 |
| ·系统指标分配 | 第39-41页 |
| ·器件的选择 | 第41-44页 |
| ·系统指标的可实现性论证 | 第44-45页 |
| ·系统硬件电路的设计 | 第45-50页 |
| ·控制电路的设计 | 第45页 |
| ·时钟电路的设计 | 第45-47页 |
| ·DDS电路的设计 | 第47页 |
| ·DDS滤波电路的设计 | 第47-49页 |
| ·锁相电路的设计 | 第49-50页 |
| ·电磁兼容性设计 | 第50-55页 |
| 第四章 实验研究 | 第55-69页 |
| ·单元电路的调试 | 第55-58页 |
| ·控制电路的调试 | 第55页 |
| ·时钟电路的调试 | 第55-56页 |
| ·DDS的调试 | 第56-57页 |
| ·DDS电路的调试 | 第56页 |
| ·程序的调试 | 第56-57页 |
| ·锁相环路的调试 | 第57-58页 |
| ·系统联调 | 第58-63页 |
| ·频综最终实物 | 第63-64页 |
| ·实验结果 | 第64-68页 |
| ·杂散的最终测试结果 | 第64-67页 |
| ·相位噪声测试结果 | 第67页 |
| ·跳频过渡时间测试结果 | 第67-68页 |
| ·测试结果分析 | 第68-69页 |
| 第五章 结论 | 第69-71页 |
| ·课题所取得指标的评估 | 第69页 |
| ·课题的不足和改进建议 | 第69-70页 |
| ·课题总结 | 第70-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 附录 | 第75-76页 |
| 攻硕期间取得的研究成果 | 第76页 |
