用于GPS接收端的Viterbi译码器的ASIC设计
| 第一章 引言 | 第1-10页 |
| 1．1 研究背景及开发意义 | 第7-9页 |
| 1．2 本文工作 | 第9-10页 |
| 第二章 Viterbi译码器基本理论 | 第10-29页 |
| 2．1 数字通信系统的组成 | 第10-11页 |
| 2．2 差错控制系统和纠错码分类 | 第11-15页 |
| 2．2．1 差错控制系统分类 | 第11-13页 |
| 2．2．2 纠错码分类 | 第13-15页 |
| 2．3 卷积码及其表示方法 | 第15-19页 |
| 2．3．1 卷积码编码原理 | 第15-17页 |
| 2．3．2 卷积码的表示 | 第17-19页 |
| 2．4 Viterbi译码算法 | 第19-29页 |
| 2．4．1 Viterbi译码算法的历史 | 第19页 |
| 2．4．2 Viterbi译码算法的基本原理 | 第19-29页 |
| 第三章 Viterbi译码器的电路设计 | 第29-50页 |
| 3．1 设计环境和设计方法 | 第29-32页 |
| 3．1．1 设计环境 | 第29页 |
| 3．1．2 ASIC设计方法与开发流程 | 第29-32页 |
| 3．2 Viterbi译码器的外部框图及端口说明 | 第32-34页 |
| 3．3 Viterbi译码器的模块划分 | 第34-35页 |
| 3．4 各子模块具体设计 | 第35-50页 |
| 3．4．1 IN模块设计 | 第35页 |
| 3．4．2 BM模块设计 | 第35-37页 |
| 3．4．3 ACS模块设计 | 第37-39页 |
| 3．4．4 REDUCE模块设计 | 第39-41页 |
| 3．4．5 CORE模块设计 | 第41-48页 |
| 3．4．6 顶层模块设计 | 第48-50页 |
| 第四章 Viterbi译码器的电路仿真与综合 | 第50-61页 |
| 4．1 电路的行为级和寄存器传输级设计与仿真 | 第50-52页 |
| 4．2 电路综合 | 第52-56页 |
| 4．3 门级仿真与分析 | 第56-61页 |
| 4．3．1 仿真测试模块 | 第56-59页 |
| 4．3．2 仿真结果分析 | 第59-60页 |
| 4．3．3 FPGA验证 | 第60-61页 |
| 第五章 总结 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 附录：电路门级仿真波形 | 第66-69页 |
