中文摘要 | 第2-3页 |
Abstract | 第3-4页 |
第一章 引言 | 第8-13页 |
1.1 研究背景 | 第8-9页 |
1.2 数字中频技术应用和发展概况 | 第9-10页 |
1.2.1 数字上下变频产品的现状 | 第9-10页 |
1.2.2 FPGA 及其在数字中频领域的应用 | 第10页 |
1.3 论文结构 | 第10-13页 |
第二章 数字中频技术理论基础 | 第13-20页 |
2.1 数字中频原理概述 | 第13-14页 |
2.1.1 数字正交变换理论 | 第13页 |
2.1.2 数字上下变频概念 | 第13-14页 |
2.2 影响数字上下变频性能的主要因素 | 第14-15页 |
2.3 高效数字滤波 | 第15-17页 |
2.4 FPGA 实现数字中频滤波器的性能优势和时钟框架 | 第17-19页 |
2.5 本章小结 | 第19-20页 |
第三章 方案的设计与模型实现 | 第20-49页 |
3.1 多载频 gsm 数字中频滤波器的设计期望指标 | 第20-21页 |
3.1.1 系统可处理带宽 | 第20页 |
3.1.2 选频的容量 | 第20页 |
3.1.3 滤波器特性 | 第20-21页 |
3.1.4 系统框图 | 第21页 |
3.2 基于 FPGA 的数字下变频设计原理与方案 | 第21-32页 |
3.2.1 对 ADC 的需求分析 | 第21-23页 |
3.2.2 混频模块设计 | 第23-27页 |
3.2.2.1 输入信号的有效带宽 | 第23页 |
3.2.2.2 多级 NCO 实现 | 第23-27页 |
3.2.3 多级滤波器模块的设计与实现 | 第27-32页 |
3.2.3.1 多级滤波器滤波器模块的整体结构 | 第27-31页 |
3.2.3.2 数字滤波器时延 | 第31-32页 |
3.3 基于 FPGA 的数字上变频设计原理与方案 | 第32-36页 |
3.3.1 两级插值滤波器 | 第32-35页 |
3.3.2 二级混频方案 | 第35页 |
3.3.3 DAC 需求的分析 | 第35-36页 |
3.4 数字中频滤波器的实现特点分析 | 第36-47页 |
3.4.1 使用 ISE 和 Sysgen 平台共同开发 FPGA 设计 | 第36-38页 |
3.4.1.1 使用自顶向下的设计方案 | 第36-37页 |
3.4.1.2 DSP 设计工具的平台 | 第37-38页 |
3.4.2 gsm 多载频选频器实现的若干性能分析 | 第38-47页 |
3.4.2.1 采取的 IP 模块和分时复用结构 MAC 滤波器的比较 | 第39页 |
3.4.2.2 本振的频率控制字,各通道相位和本振频率范围 | 第39-40页 |
3.4.2.3 直流泄漏的消除和 IQ 数据的正交 | 第40-41页 |
3.4.2.4 滤波器时延构成以及 matlab 滤波器工具 | 第41-42页 |
3.4.2.5 基带信号带宽和数据速率的关系 | 第42页 |
3.4.2.6 选频器滤波系数的量化和通带内谐波干扰 | 第42-43页 |
3.4.2.7 分时复用的 DDS 中 IP 核与 ROM 查找表结构的比较 | 第43-45页 |
3.4.2.8 数字中频技术的典型功能和应用 | 第45页 |
3.4.2.9 硬件电路布局 | 第45-47页 |
3.4.2.10 线性相位滤波器和其他滤波器对比分析 | 第47页 |
3.5 本章小结 | 第47-49页 |
第四章 数字上下变频关键部分仿真及验证 | 第49-56页 |
4.1 FPGA 下变频仿真结果 | 第49-52页 |
4.1.1 NCO 和混频的仿真和功能验证 | 第49-50页 |
4.1.2 下变频的功能验证 | 第50-52页 |
4.2 FPGA 上变频仿真结果 | 第52-54页 |
4.3 本章小结 | 第54-56页 |
第五章 系统硬件测试和性能指标 | 第56-65页 |
5.1 硬件测试平台的建立 | 第56-57页 |
5.2 DDC+DUC 硬件测试 | 第57-63页 |
5.2.1 选频功能测试 | 第57-59页 |
5.2.2 底噪水平测试 | 第59-60页 |
5.2.3 带内平坦度,杂散测试 | 第60-61页 |
5.2.4 调制精度指标 | 第61-63页 |
5.3 本章小结 | 第63-65页 |
全文总结及研究展望 | 第65-67页 |
参考文献 | 第67-70页 |
致谢 | 第70-71页 |
参与的科研项目及录用的学术论文 | 第71页 |