| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 课题的研究意义 | 第11页 |
| 1.2 课题的研究与发展状况 | 第11-14页 |
| 1.3 本文的主要研究内容和工作安排 | 第14-17页 |
| 第二章 非冗余和冗余十进制定点乘法概述 | 第17-25页 |
| 2.1 二-十进制编码方法 | 第17-21页 |
| 2.1.1 有权BCD编码的基本概念及其自补特性 | 第17-19页 |
| 2.1.2 冗余BCD编码的基本概念 | 第19-21页 |
| 2.2 基本的十进制乘法器结构 | 第21-23页 |
| 2.2.1 时序型十进制乘法器 | 第21-22页 |
| 2.2.2 并行十进制乘法器 | 第22-23页 |
| 2.3 冗余十进制乘法器原理 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 非冗余和冗余十进制乘法器的部分积产生模块的设计 | 第25-38页 |
| 3.1 部分积产生方式的研究与比较 | 第25页 |
| 3.2 常用的几种乘数编码系统 | 第25-30页 |
| 3.2.1 有符号基-10 编码系统 | 第26-27页 |
| 3.2.2 有符号基-4 编码系统 | 第27-29页 |
| 3.2.3 有符号基-5 编码系统 | 第29-30页 |
| 3.3 基于非冗余BCD-4221/5211 编码的十进制部分积产生电路 | 第30-33页 |
| 3.3.1 十进制BCD编码的转换特性及电路结构 | 第30-32页 |
| 3.3.2 基于非冗余编码的被乘数倍数产生算法 | 第32-33页 |
| 3.4 基于冗余XS-3 编码的部分积产生电路的设计 | 第33-36页 |
| 3.4.1 冗余XS-3 编码被乘数倍数编码算法和电路结构 | 第33-35页 |
| 3.4.2 基于冗余XS-3 编码的部分积修正算法 | 第35-36页 |
| 3.5 本章小结 | 第36-38页 |
| 第四章 十进制部分积压缩模块的设计 | 第38-48页 |
| 4.1 二进制压缩器与压缩树结构 | 第38-40页 |
| 4.1.1 二进制 3:2 压缩器 | 第38-39页 |
| 4.1.2 二进制 4:2 压缩器 | 第39-40页 |
| 4.1.3 二进制压缩树结构 | 第40页 |
| 4.2 十进制 3:2 压缩器及压缩树结构 | 第40-44页 |
| 4.2.1 十进制 3:2 压缩器 | 第41-42页 |
| 4.2.2 十进制 3:2 压缩树结构 | 第42-44页 |
| 4.3 基于二进制压缩的十进制压缩结构 | 第44-47页 |
| 4.3.1 基于BCD-8421 编码的计数器和十进制压缩树 | 第44-45页 |
| 4.3.2 基于BCD-4221 编码的计数器和十进制压缩树的设计 | 第45-47页 |
| 4.4 本章小结 | 第47-48页 |
| 第五章 条件推测性十进制定点加法器的设计 | 第48-55页 |
| 5.1 二进制并行前缀/进位选择加法器 | 第48-50页 |
| 5.2 十进制加法器的原理与结构 | 第50-54页 |
| 5.2.1 推测性十进制加法 | 第50-52页 |
| 5.2.2 条件推测性十进制加法 | 第52-54页 |
| 5.3 本章小结 | 第54-55页 |
| 第六章 34×34-digit冗余十进制乘法器的设计与综合 | 第55-68页 |
| 6.1 冗余十进制乘法器设计实现方式 | 第55-56页 |
| 6.1.1 前端设计流程 | 第55页 |
| 6.1.2 前端设计的综合流程 | 第55-56页 |
| 6.2 34×34-digit冗余十进制乘法器的设计 | 第56-65页 |
| 6.2.1 总体结构设计 | 第56-57页 |
| 6.2.2 冗余十进制部分积产生电路的优化设计 | 第57-62页 |
| 6.2.3 基于ODDS的 35:2 十进制部分积压缩模块的优化设计 | 第62-64页 |
| 6.2.4 272-bit条件推测性十进制加法器的设计 | 第64-65页 |
| 6.3 34×34-digit冗余十进制乘法器的验证与综合结果 | 第65-66页 |
| 6.4 本章小结 | 第66-68页 |
| 第七章 总结与展望 | 第68-70页 |
| 7.1 全文总结 | 第68-69页 |
| 7.2 工作展望 | 第69-70页 |
| 参考文献 | 第70-75页 |
| 致谢 | 第75-76页 |
| 在学期间的研究成果及发表的学术论文 | 第76页 |
