| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 研究的目的和意义 | 第10-11页 |
| 1.2 国内外研究发展现状及分析 | 第11-12页 |
| 1.3 本文的主要内容及章节安排 | 第12-14页 |
| 第2章 多元LDPC码的相关概念和基本原理 | 第14-25页 |
| 2.1 数字通信系统与信道编码 | 第14-15页 |
| 2.2 多元域基本原理 | 第15-16页 |
| 2.3 线性分组码 | 第16-17页 |
| 2.4 多元LDPC码的表示方法 | 第17-20页 |
| 2.5 多元LDPC码校验矩阵的构造 | 第20-24页 |
| 2.5.1 基于RA结构多元LDPC码校验矩阵的构造 | 第20-22页 |
| 2.5.2 多元准循环LDPC码校验矩阵的构造 | 第22-24页 |
| 2.6 本章小结 | 第24-25页 |
| 第3章 多元LDPC码的编译码算法 | 第25-38页 |
| 3.1 多元LDPC码的编码算法 | 第25-28页 |
| 3.1.1 多元LDPC码高斯消元编码算法 | 第25-27页 |
| 3.1.2 多元LDPC码的双向递归快速编码算法 | 第27-28页 |
| 3.2 多元LDPC码的译码算法 | 第28-36页 |
| 3.2.1 BP译码算法 | 第29-31页 |
| 3.2.2 快速傅里叶变换的BP(FFT-BP)算法 | 第31-32页 |
| 3.2.3 扩展最小和（EMS）算法 | 第32-34页 |
| 3.2.4 不同译码算法的性能比较 | 第34-36页 |
| 3.3 本章小结 | 第36-38页 |
| 第4章 多元LDPC码编译码器的FPGA实现 | 第38-51页 |
| 4.1 多元LDPC码双向递归快速编码算法的设计与实现 | 第38-42页 |
| 4.1.1 加法的硬件实现结构 | 第38-39页 |
| 4.1.2 乘法的硬件实现结构 | 第39-42页 |
| 4.2 快速流水线编码器的实现结果及其分析 | 第42-43页 |
| 4.3 多元LDPC码译码器设计 | 第43-49页 |
| 4.4 多元LDPC码译码器的FPGA综合结果及分析 | 第49-50页 |
| 4.5 本章小结 | 第50-51页 |
| 第5章 总结与展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 致谢 | 第55-56页 |
| 攻读硕士学位期间发表的论文情况 | 第56页 |
