DVI双链路图像编解码系统算法研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 研究背景与意义 | 第15-16页 |
| 1.2 国内外发展现状 | 第16-18页 |
| 1.3 研究内容与章节安排 | 第18-21页 |
| 第二章 系统整体架构和输入输出接口设计 | 第21-37页 |
| 2.1 系统整体架构 | 第21-22页 |
| 2.2 DVI接收模块 | 第22-27页 |
| 2.2.1 双通道DVI输入配置 | 第22-23页 |
| 2.2.2 图像接收逻辑 | 第23-24页 |
| 2.2.3 EDID配置部分 | 第24-27页 |
| 2.3 DVI发送模块 | 第27-35页 |
| 2.3.1 双通道DVI输出配置 | 第28-29页 |
| 2.3.2 I~2C配置部分 | 第29-35页 |
| 2.4 小结 | 第35-37页 |
| 第三章 图像编解码逻辑设计 | 第37-53页 |
| 3.1 编解码算法原理 | 第37-39页 |
| 3.2 灰度合并模块 | 第39-45页 |
| 3.2.1 列向合并 | 第40-42页 |
| 3.2.2 行向合并 | 第42-45页 |
| 3.3 除法器和填充模块 | 第45-48页 |
| 3.4 数据输出模块 | 第48-51页 |
| 3.5 小结 | 第51-53页 |
| 第四章 降帧显示设计 | 第53-69页 |
| 4.1 系统方案 | 第53-55页 |
| 4.2 读写数据FIFO | 第55-56页 |
| 4.3 DDR3 SDRAM控制器 | 第56-66页 |
| 4.3.1 DDR3 SDRAM工作原理 | 第56-58页 |
| 4.3.2 用户接口逻辑 | 第58-65页 |
| 4.3.3 帧频控制逻辑 | 第65-66页 |
| 4.4 VGA输出显示 | 第66-68页 |
| 4.4.1 VGA时序生成 | 第66-67页 |
| 4.4.2 VGA输出接口 | 第67-68页 |
| 4.5 小结 | 第68-69页 |
| 第五章 系统调试与验证 | 第69-79页 |
| 5.1 系统调试环境和平台 | 第69-70页 |
| 5.2 系统分模块调试 | 第70-78页 |
| 5.2.1 DVI双链路输入部分调试 | 第70-72页 |
| 5.2.2 DVI双链路输出部分调试 | 第72页 |
| 5.2.3 编解码算法模块调试 | 第72-77页 |
| 5.2.4 降帧显示调试 | 第77-78页 |
| 5.3 小结 | 第78-79页 |
| 第六章 总结和展望 | 第79-81页 |
| 参考文献 | 第81-83页 |
| 致谢 | 第83-85页 |
| 作者简介 | 第85-86页 |
