| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 引言 | 第10-12页 |
| 1.1 研究背景与意义 | 第10页 |
| 1.2 本课题研究进展 | 第10-11页 |
| 1.3 本文主要研究内容 | 第11-12页 |
| 第2章 高速ADC硬件系统设计 | 第12-50页 |
| 2.1 整体框图与工作原理 | 第12页 |
| 2.2 高速ADC硬件系统设计 | 第12-35页 |
| 2.2.1 模拟前端输入电路 | 第13-14页 |
| 2.2.2 数字可变增益放大电路 | 第14-17页 |
| 2.2.3 阻抗匹配电路 | 第17-18页 |
| 2.2.4 温度监控电路 | 第18-20页 |
| 2.2.5 时钟发生电路 | 第20-26页 |
| 2.2.6 高速ADC电路 | 第26-35页 |
| 2.3 高速采样系统 | 第35-43页 |
| 2.3.1 高速ADC采集电路 | 第35-36页 |
| 2.3.2 FPGA数据接收板卡 | 第36页 |
| 2.3.3 高性能FPGA电路 | 第36-40页 |
| 2.3.4 JESD204B接口硬件电路 | 第40-41页 |
| 2.3.5 高速PCIE3.0 传输电路 | 第41-43页 |
| 2.4 高速采样电路电源系统 | 第43-50页 |
| 2.4.1 电源芯片选择 | 第44-46页 |
| 2.4.2 电源设计电路 | 第46-49页 |
| 2.4.3 上电时序控制 | 第49-50页 |
| 第3章 高速PCB信号完整性分析与设计 | 第50-59页 |
| 3.1 系统信号完整性概述 | 第50-52页 |
| 3.2 硬件PCB布局规则 | 第52页 |
| 3.3 采集系统PCB设计 | 第52-58页 |
| 3.3.1 高速ADCC采集卡PCB设计 | 第53-56页 |
| 3.3.2 FPGA数据接收卡PCB设计 | 第56-58页 |
| 3.4 PCB制板实物 | 第58-59页 |
| 第4章 高速串行传输接口 | 第59-82页 |
| 4.1 8b/10b编码 | 第59-61页 |
| 4.1.1 8b/10b数据编码过程 | 第59-61页 |
| 4.1.2 8b/10b在JESD204B中的作用 | 第61页 |
| 4.2 数据时钟恢复电路 | 第61-63页 |
| 4.2.1 CDR基本原理 | 第61-62页 |
| 4.2.2 CDR电路的实现方式 | 第62-63页 |
| 4.3 JESD204协议 | 第63-80页 |
| 4.3.1 JESD204B概述 | 第65页 |
| 4.3.2 JESDD204B确定性延迟 | 第65-66页 |
| 4.3.3 JESD204B子类 | 第66-70页 |
| 4.3.4 JESD204B分层规范 | 第70-73页 |
| 4.3.5 JESD204B IP核设计 | 第73-80页 |
| 4.4 PC端软件设计 | 第80-82页 |
| 4.4.1 上位机软件界面 | 第81-82页 |
| 第5章 系统性能评估 | 第82-85页 |
| 5.1 ADC性能评估方法 | 第82页 |
| 5.2 高速信号测量及性能评估 | 第82-85页 |
| 结论 | 第85-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-88页 |
| 攻读学位期间取得学术成果 | 第88页 |