高速链路的误码率求解算法实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 选题背景 | 第16-17页 |
| 1.2 国内外研究现状 | 第17-18页 |
| 1.3 课题研究内容 | 第18页 |
| 1.4 论文组织结构 | 第18-20页 |
| 第二章 DDR4功能及结构 | 第20-30页 |
| 2.1 DDR4相比较于DDR3的新增功能 | 第20-24页 |
| 2.2 DDR4时序及拓扑结构 | 第24-30页 |
| 2.2.1 DDR4的时序—源同步时序系统 | 第24-26页 |
| 2.2.2 DDR4的结构 | 第26-30页 |
| 第三章 全链路结构及其信号完整性分析 | 第30-46页 |
| 3.1 全链路 | 第30-40页 |
| 3.1.1 发送器 | 第30-33页 |
| 3.1.2 接收器 | 第33-35页 |
| 3.1.3 互连 | 第35-39页 |
| 3.1.4 信令拓扑 | 第39-40页 |
| 3.2 DDR4的信号完整性问题 | 第40-46页 |
| 3.2.1 串扰 | 第40-41页 |
| 3.2.2 码间干扰 | 第41页 |
| 3.2.3 反射 | 第41-43页 |
| 3.2.4 同步开关噪声 | 第43-46页 |
| 第四章 BER_Tools仿真软件算法设计 | 第46-62页 |
| 4.1 误码率 | 第46-48页 |
| 4.2 基于SBR的快速时域叠加算法 | 第48-50页 |
| 4.2.1 算法原理 | 第48-49页 |
| 4.2.2 基于SBR的快速时域叠加算法的缺陷 | 第49-50页 |
| 4.3 基于DER的快速时域叠加算法 | 第50-51页 |
| 4.3.1 算法原理 | 第50-51页 |
| 4.3.2 算法优缺点 | 第51页 |
| 4.4 基于SBR的快速时域叠加算法实现 | 第51-58页 |
| 4.4.1 软件应用平台 | 第51-52页 |
| 4.4.2 获取通道部分概率眼图 | 第52-56页 |
| 4.4.3 获取链路最终的误码率眼图 | 第56-58页 |
| 4.5 基于DER的快速时域叠加算法实现 | 第58-62页 |
| 第五章 软件界面及测试 | 第62-70页 |
| 5.1 BER_Tools软件界面 | 第62-63页 |
| 5.2 BER_Tools软件功能 | 第63-66页 |
| 5.2.1 软件运行总流程图 | 第63页 |
| 5.2.2 输入部分 | 第63-66页 |
| 5.2.3 输出部分 | 第66页 |
| 5.3 软件运行结果 | 第66-70页 |
| 第六章 总结与展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
