FT-XV抗辐射多核处理器物理设计中串扰的研究与优化
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-19页 |
| ·课题背景 | 第11-13页 |
| ·抗辐射集成电路现状 | 第11-12页 |
| ·FT-XV抗辐射处理器简介 | 第12-13页 |
| ·课题相关研究 | 第13-17页 |
| ·本文的主要工作 | 第17页 |
| ·论文组织结构 | 第17-19页 |
| 第二章 超深亚微米工艺下的串扰特性研究 | 第19-29页 |
| ·串扰对电路的影响 | 第19-22页 |
| ·串扰对电路时序的影响 | 第19-21页 |
| ·串扰对电路功能的影响 | 第21-22页 |
| ·串扰的定量分析 | 第22-28页 |
| ·耦合电容 | 第22-24页 |
| ·输入信号跳变时间与方向 | 第24-25页 |
| ·信号的驱动及负载能力 | 第25-27页 |
| ·并行金属导线的长度 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 基于串扰预防的FT-XV物理设计 | 第29-50页 |
| ·FT-XV串扰的评估 | 第29-30页 |
| ·串扰优化的设计流程 | 第30-31页 |
| ·考虑串扰预防的逻辑综合 | 第31-33页 |
| ·考虑串扰预防的布局规划设计 | 第33-43页 |
| ·芯片面积的确定 | 第33-36页 |
| ·I/O单元的布局设计 | 第36-37页 |
| ·硬宏单元的布局设计 | 第37-40页 |
| ·电源网络设计 | 第40-43页 |
| ·考虑串扰预防的时钟网络设计 | 第43-49页 |
| ·FT-XV中时钟网络结构 | 第43-46页 |
| ·缓冲器的选择优化 | 第46-47页 |
| ·高层金属多倍间距布线策略 | 第47-48页 |
| ·屏蔽线的布线策略 | 第48-49页 |
| ·本章小结 | 第49-50页 |
| 第四章 FT-XV串扰分析及修复 | 第50-59页 |
| ·基于PTSI的串扰分析方法 | 第50-52页 |
| ·串扰优化后性能分析 | 第52-56页 |
| ·延迟串扰分析 | 第52-55页 |
| ·功能串扰分析 | 第55-56页 |
| ·串扰的修复 | 第56-58页 |
| ·本章小结 | 第58-59页 |
| 第五章 总结与展望 | 第59-61页 |
| ·本文工作总结 | 第59页 |
| ·工作展望 | 第59-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-65页 |
| 作者在学期间取得的学术成果 | 第65页 |
