| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·数字信号处理器概述 | 第7-8页 |
| ·FPGA 概述 | 第8-9页 |
| ·本文主要工作 | 第9-11页 |
| 第二章 FPGA 的架构及其 DSP 硬核的理论研究 | 第11-23页 |
| ·FPGA 的基本架构 | 第11-14页 |
| ·可编程阵列 | 第11-12页 |
| ·输入输出模块 | 第12-13页 |
| ·可配置逻辑模块 | 第13页 |
| ·专用存储器 | 第13-14页 |
| ·互连资源 | 第14页 |
| ·DSP 硬核结构分析 | 第14-17页 |
| ·DSP 硬核的架构 | 第14-16页 |
| ·乘法器模块 | 第16页 |
| ·移位器 | 第16-17页 |
| ·加法器研究 | 第17-20页 |
| ·一位加法器 | 第17-19页 |
| ·传播进位加法器 | 第19-20页 |
| ·减法运算 | 第20页 |
| ·压缩器 | 第20-21页 |
| ·全定制设计 | 第21页 |
| ·本章小结 | 第21-23页 |
| 第三章 多位加法器的设计 | 第23-43页 |
| ·进位产生和进位传播 | 第23-26页 |
| ·运用 PG 逻辑构建 16 位加法器 | 第26-37页 |
| ·行波进位加法器 | 第26-28页 |
| ·曼彻斯特进位链加法器 | 第28-30页 |
| ·旁路进位加法器 | 第30-34页 |
| ·超前进位加法器 | 第34-37页 |
| ·选择进位加法器 | 第37页 |
| ·树型加法器 | 第37-40页 |
| ·Brent-kung 树 | 第38页 |
| ·Sklansky 树 | 第38-39页 |
| ·Kogge-Stone 树 | 第39-40页 |
| ·分析与优化 | 第40页 |
| ·高阶树型加法器 | 第40-42页 |
| ·基本的高阶树型加法器 | 第40-41页 |
| ·混合树-选择进位加法器 | 第41-42页 |
| ·本章小结 | 第42-43页 |
| 第四章 48 位三输入加法/减法器 | 第43-61页 |
| ·总体架构设计 | 第43-44页 |
| ·输入的算法分析和电路实现 | 第44-52页 |
| ·算法分析 | 第44-47页 |
| ·底层逻辑的设计选择 | 第47-49页 |
| ·压缩单元的设计 | 第49-51页 |
| ·多路选择器的设计 | 第51-52页 |
| ·48 位加法器模块 | 第52-58页 |
| ·加法器架构的设计 | 第52-53页 |
| ·加法器底层单元的电路设计 | 第53-58页 |
| ·进位生成和进位传播单元 | 第53-54页 |
| ·四阶选择进位组 | 第54-56页 |
| ·加法器 PG 网络的电路 | 第56-58页 |
| ·三输入加法/减法器的功能及其版图 | 第58-59页 |
| ·三输入加法/减法器的功能 | 第58-59页 |
| ·版图设计 | 第59页 |
| ·本章小结 | 第59-61页 |
| 第五章 设计的仿真验证 | 第61-67页 |
| ·验证平台搭建方法 | 第61-62页 |
| ·三输入加法/减法器功能验证 | 第62-63页 |
| ·三输入加法/减法器性能仿真 | 第63-64页 |
| ·本章小结 | 第64-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 研究成果 | 第75-76页 |