LDPC码译码算法的FPGA设计与实现
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第1章 绪论 | 第10-17页 |
| ·课题研究背景及意义 | 第10-12页 |
| ·LDPC码的研究现状 | 第12-13页 |
| ·LDPC码译码算法研究与发展 | 第13-15页 |
| ·LDPC码的硬件实现研究 | 第15-16页 |
| ·论文内容安排 | 第16-17页 |
| 第2章 LDPC译码算法和系统仿真分析 | 第17-45页 |
| ·LDPC码的基础知识 | 第17-21页 |
| ·LDPC码的定义 | 第17-18页 |
| ·LDPC码的二分图表示 | 第18-20页 |
| ·LDPC码校验矩阵的构造 | 第20-21页 |
| ·LDPC码的译码算法 | 第21-33页 |
| ·基于比特翻转的硬判决译码 | 第22-23页 |
| ·基于软判决的译码 | 第23-26页 |
| ·概率BP译码算法 | 第26-29页 |
| ·LLR BP译码算法 | 第29-31页 |
| ·UMP BP Based译码算法 | 第31-32页 |
| ·Normalized BP based译码算法 | 第32-33页 |
| ·系统仿真分析和方案确定 | 第33-44页 |
| ·校验矩阵的确定 | 第33-34页 |
| ·译码算法的确定 | 第34-37页 |
| ·码长的确定 | 第37-38页 |
| ·译码迭代次数的确定 | 第38-39页 |
| ·数据量化方案的确定 | 第39-43页 |
| ·系统方案确定 | 第43-44页 |
| ·本章小结 | 第44-45页 |
| 第3章 LDPC译码器的FPGA设计与测试 | 第45-72页 |
| ·LDPC码译码器的FPGA设计流程及开发平台 | 第45-48页 |
| ·常用LDPC译码器的硬件结构 | 第48-53页 |
| ·串行结构 | 第48-50页 |
| ·全并行结构 | 第50-51页 |
| ·部分并行结构 | 第51-53页 |
| ·LDPC译码器的FPGA设计 | 第53-68页 |
| ·LDPC译码器的整体结构 | 第53-55页 |
| ·LDPC译码器的时序设计 | 第55-62页 |
| ·LDPC译码器存储阵列 | 第62-64页 |
| ·LDPC译码器信息初始化 | 第64-65页 |
| ·LDPC译码器信息迭代更新 | 第65-68页 |
| ·LDPC译码器译码信息输出 | 第68页 |
| ·LDPC译码器的测试 | 第68-71页 |
| ·本章小结 | 第71-72页 |
| 第4章 系统测试的设计与实现 | 第72-78页 |
| ·测试通信系统模型 | 第72-73页 |
| ·系统测试的设计 | 第73-76页 |
| ·信源产生 | 第74页 |
| ·加噪处理 | 第74页 |
| ·量化处理 | 第74页 |
| ·误码率统计 | 第74-75页 |
| ·系统测试界面 | 第75-76页 |
| ·测试系统的实现 | 第76-77页 |
| ·本章小结 | 第77-78页 |
| 结论 | 第78-80页 |
| 参考文献 | 第80-86页 |
| 攻读硕士期间发表论文和取得的科研成果 | 第86-87页 |
| 致谢 | 第87页 |
