摘要 | 第4-5页 |
Abstract | 第5-6页 |
本论文专用术语注释 | 第12-13页 |
缩略语注释 | 第13-14页 |
第一章 绪论 | 第14-20页 |
1.1 研究背景及意义 | 第14-16页 |
1.2 国内外研究现状 | 第16-18页 |
1.3 本文的主要工作 | 第18-19页 |
1.3.1 研究目标 | 第18页 |
1.3.2 工作内容 | 第18-19页 |
1.4 本文的组织结构 | 第19-20页 |
第二章 通信中间件FPGA硬件化相关技术与平台介绍 | 第20-31页 |
2.1 FPGA | 第20-22页 |
2.1.1 FPGA发展概述 | 第20页 |
2.1.2 XilinxFPGA | 第20-22页 |
2.2 IP核 | 第22-25页 |
2.2.1 IP核概念 | 第22-23页 |
2.2.2 IP核复用及标准 | 第23页 |
2.2.3 IP核设计和验证方法 | 第23-25页 |
2.3 RapidIO | 第25-28页 |
2.3.1 RapidIO概述 | 第25-26页 |
2.3.2 Xilinx RapidIO IP核 | 第26-28页 |
2.4 硬件平台 | 第28-30页 |
2.4.1 PowerPC计算模块 | 第28-29页 |
2.4.2 采集处理模块 | 第29-30页 |
2.5 硬件逻辑分析仪调试工具简介 | 第30页 |
2.6 本章小结 | 第30-31页 |
第三章 FPGA硬件化的通信中间件整体架构的设计 | 第31-38页 |
3.1 需求说明 | 第31-32页 |
3.2 需求分析 | 第32-34页 |
3.2.1 硬件化通信中间件需求的详细分析 | 第33页 |
3.2.2 数据传输需求详细分析 | 第33页 |
3.2.3 接口需求详细分析 | 第33-34页 |
3.2.4 非功能性需求 | 第34页 |
3.3 FPGA通信中间件整体设计方案 | 第34-37页 |
3.3.1 层次结构的划分设计 | 第34-35页 |
3.3.2 功能模块的研究与设计 | 第35-36页 |
3.3.3 功能模块事件处理 | 第36-37页 |
3.4 本章小结 | 第37-38页 |
第四章 通信中间件功能模块IP核的设计 | 第38-50页 |
4.1 FPGAIP核整体结构的设计 | 第38-39页 |
4.2 FPGAIP核的设计 | 第39-45页 |
4.2.1 数据交互控制IP核的设计 | 第39-43页 |
4.2.2 节点信息管理IP核的设计 | 第43-45页 |
4.3 FPGA通信中间件中状态机的设计 | 第45-49页 |
4.4 本章小结 | 第49-50页 |
第五章 应用组件接口的设计 | 第50-57页 |
5.1 接口信号设计 | 第50-54页 |
5.1.1 全局信号设计 | 第51页 |
5.1.2 应用组件接口信号设计 | 第51-54页 |
5.2 接口时序设计 | 第54-56页 |
5.2.1 主题配置接口时序设计 | 第54页 |
5.2.2 主题数据发送时序设计 | 第54-55页 |
5.2.3 主题数据接收时序设计 | 第55-56页 |
5.3 本章小结 | 第56-57页 |
第六章 通信中间件FPGA硬件化的实现与验证 | 第57-69页 |
6.1 FPGAIP核的实现 | 第57-60页 |
6.1.1 数据交互控制IP核的实现 | 第57-59页 |
6.1.2 节点信息管理IP核的实现 | 第59-60页 |
6.2 应用组件接口的实现 | 第60-62页 |
6.2.1 接口请求处理的实现 | 第60-62页 |
6.2.2 数据传输接口的实现 | 第62页 |
6.3 性能分析 | 第62-66页 |
6.3.1 资源占用情况 | 第63-64页 |
6.3.2 非功能性需求测试分析 | 第64-66页 |
6.3.3 边界条件 | 第66页 |
6.4 系统验证 | 第66-68页 |
6.5 本章小结 | 第68-69页 |
第七章 总结与展望 | 第69-71页 |
7.1 主要工作与创新 | 第69-70页 |
7.1.1 工作总结 | 第69-70页 |
7.1.2 创新 | 第70页 |
7.2 工作展望 | 第70-71页 |
致谢 | 第71-72页 |
参考文献 | 第72-77页 |
攻读学位期间的科研成果 | 第77页 |