| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-23页 |
| 1.1 研究背景 | 第10-16页 |
| 1.1.1 多核处理器的发展趋势 | 第10-11页 |
| 1.1.2 并行编程模型的挑战 | 第11-12页 |
| 1.1.3 猜测并行模型 | 第12-16页 |
| 1.2 国内外研究现状 | 第16-21页 |
| 1.2.1 基于硬件的猜测并行模型 | 第16-19页 |
| 1.2.3 基于软件的猜测并行模型 | 第19-21页 |
| 1.3 本文的主要工作 | 第21-22页 |
| 1.4 论文组织结构 | 第22-23页 |
| 第二章 HEUSPEC猜测并行模型 | 第23-31页 |
| 2.1 HEUSPEC的基本框架 | 第23-28页 |
| 2.1.1 HEUSPEC的基本机制 | 第23-26页 |
| 2.1.2 HEUSPEC的运行时库 | 第26-28页 |
| 2.2 HEUSPEC的开销模型 | 第28-29页 |
| 2.3 HEUSPEC的优化策略 | 第29-31页 |
| 第三章 激进式任务提交缓冲区机制与优化策略 | 第31-50页 |
| 3.1 激进式任务提交缓冲区机制 | 第31-38页 |
| 3.1.1 HEUSPEC模型提交机制的不足 | 第31-32页 |
| 3.1.2 激进式任务提交缓冲区机制的提出 | 第32-34页 |
| 3.1.3 激进式任务提交缓冲区机制的实现 | 第34-38页 |
| 3.2 降低误猜率的跨任务取优化技术 | 第38-44页 |
| 3.2.1 跨任务取技术 | 第39-42页 |
| 3.2.2 跨任务取优化技术的实现 | 第42-44页 |
| 3.3 控制误猜率的动态缓冲区调整优化技术 | 第44-48页 |
| 3.3.1 动态缓冲区调整技术 | 第44-46页 |
| 3.3.2 动态缓冲区调整优化机制的实现 | 第46-48页 |
| 3.4 本章小结 | 第48-50页 |
| 第四章 测试与结果分析 | 第50-60页 |
| 4.1 实验设置 | 第50-51页 |
| 4.2 激进式任务提交缓冲区机制 | 第51-53页 |
| 4.2.1 激进式任务提交缓冲区机制的测试结果与分析 | 第51-53页 |
| 4.3 跨任务取优化机制 | 第53-56页 |
| 4.3.1 跨任务取优化技术的测试结果与分析 | 第53-56页 |
| 4.4 动态缓冲区调整优化机制 | 第56-58页 |
| 4.4.1 动态缓冲区优化机制的测试结果与分析 | 第57-58页 |
| 4.5 本章小结 | 第58-60页 |
| 第五章 结论及展望 | 第60-62页 |
| 5.1 工作总结 | 第60-61页 |
| 5.2 工作展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 作者在学期间取得的学术成果 | 第68页 |