| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 引言 | 第11页 |
| 1.2 课题背景 | 第11-12页 |
| 1.3 论文的研究内容与意义 | 第12-13页 |
| 1.4 论文组织结构 | 第13-14页 |
| 第二章 OTN异构计算技术 | 第14-29页 |
| 2.1 OTN技术原理 | 第14-15页 |
| 2.2 OTN业务处理 | 第15-22页 |
| 2.2.2 GFP映射 | 第16-17页 |
| 2.2.3 BIP-8 误码检测 | 第17-18页 |
| 2.2.4 FEC编解码 | 第18-22页 |
| 2.2.4.1 GF(2m)域 | 第18-20页 |
| 2.2.4.2 RS(255, 239)编码原理 | 第20页 |
| 2.2.4.3 RS(255, 239)译码原理 | 第20-22页 |
| 2.2.5 扰码 | 第22页 |
| 2.3 CPU/GPU异构体系结构 | 第22-24页 |
| 2.4 OpenCL异构计算 | 第24-28页 |
| 2.4.1 平台模型 | 第25页 |
| 2.4.2 执行模型 | 第25-27页 |
| 2.4.3 内存模型 | 第27-28页 |
| 2.4.4 编程模型 | 第28页 |
| 2.5 本章小结 | 第28-29页 |
| 第三章 基于CPU/GPU异构计算的OTN上行仿真验证系统实现 | 第29-50页 |
| 3.1 上行系统整体架构 | 第29-31页 |
| 3.2 多核并行GFP映射 | 第31-33页 |
| 3.3 GPU并行BIP-8 编码算法实现 | 第33-40页 |
| 3.3.1 并行BIP-8 编码算法设计 | 第34-35页 |
| 3.3.2 并行BIP-8 编码算法具体实现 | 第35-39页 |
| 3.3.3 并行BIP-8 编码运行结果 | 第39-40页 |
| 3.4 GPU并行FEC编码算法实现 | 第40-44页 |
| 3.4.1 并行FEC编码算法设计 | 第40-41页 |
| 3.4.2 并行FEC编码算法具体实现 | 第41-42页 |
| 3.4.3 并行FEC编码运行结果 | 第42-44页 |
| 3.5 基于GPU并行计算的扰码算法实现 | 第44-49页 |
| 3.5.1 并行扰码算法设计 | 第44-45页 |
| 3.5.2 并行扰码算法具体实现 | 第45-47页 |
| 3.5.3 并行扰码运行结果 | 第47-49页 |
| 3.6 本章小结 | 第49-50页 |
| 第四章 基于CPU/GPU异构计算的OTN下行仿真验证系统实现 | 第50-59页 |
| 4.1 下行系统整体架构 | 第50-51页 |
| 4.2 基于GPU并行计算的解扰算法实现 | 第51-52页 |
| 4.3 基于GPU并行计算的FEC解码纠错算法实现 | 第52-55页 |
| 4.3.1 并行FEC解码算法设计 | 第52-53页 |
| 4.3.2 并行FEC解码算法具体实现 | 第53-54页 |
| 4.3.3 并行FEC解码运行结果 | 第54-55页 |
| 4.4 基于GPU并行计算的BIP-8 误码检测算法实现 | 第55页 |
| 4.5 多核GFP解映射 | 第55-58页 |
| 4.6 本章小结 | 第58-59页 |
| 第五章 系统测试及性能优化 | 第59-74页 |
| 5.1 实验环境 | 第59-61页 |
| 5.2 系统测试 | 第61-67页 |
| 5.2.1 Kernel全局同步 | 第61-62页 |
| 5.2.2 GPU预热 | 第62-63页 |
| 5.2.3 系统流水线运行结果分析 | 第63-67页 |
| 5.3 高精度定时器 | 第67-70页 |
| 5.4 共享内存 | 第70-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 总结 | 第74-75页 |
| 6.2 下一步工作 | 第75-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 攻读硕士研究生期间的研究成果 | 第79-80页 |
