| ACKNOWLEDGEMENT | 第5-6页 |
| ABSTRACT | 第6-11页 |
| 中文摘要 | 第12-15页 |
| NOTATIONS | 第15-19页 |
| PREFACE | 第19-22页 |
| 1. INTRODUCTION | 第22-28页 |
| 1.1. BACKGROUND OF DIGITAL COMMUNICATION SYSTEMS | 第22-23页 |
| 1.2. CHANNEL CODING | 第23-24页 |
| 1.3. ERASURES AND BINARY ERASURE CHANNEL | 第24-25页 |
| 1.4. LOW DENSITY PARITY CHECKS CODES | 第25-27页 |
| 1.5. THESIS OBJECTIVES AND SCOPE | 第27页 |
| 1.6. OVERVIEW OF CHAPTERS | 第27-28页 |
| 2. GENERALIZED LOW DENSITY PARITY CHECK CODES | 第28-37页 |
| 2.1. WHAT IS GLDPC CODE | 第28-30页 |
| 2.2. ERASURES FILLING BY GLDPC CODES | 第30-35页 |
| 2.3. SUCCESSIVE INTERFERENCE CANCELLATION | 第35-36页 |
| 2.4. PROS AND CONS | 第36-37页 |
| 3. DECODER OF GLDPC CODES | 第37-52页 |
| 3.1. ALGORITHM DESCRIPTION | 第37-43页 |
| 3.2. DECODER STRUCTURES ON FPGA | 第43-50页 |
| 3.2.1. Serial Architecture | 第45-47页 |
| 3.2.2. Parallel Architecture | 第47-49页 |
| 3.2.3. Hybrid Architecture | 第49-50页 |
| 3.3. IMPLEMENTATION OVER MATLAB(?)EMULATOR | 第50-52页 |
| 4. PERFORMANCE ANALYSIS | 第52-57页 |
| 4.1. HARDWARE CONSUMPTIONS | 第52-53页 |
| 4.1.1. Serial architecture complexity | 第52-53页 |
| 4.1.2. Parallel architecture complexity | 第53页 |
| 4.1.3. Hybrid architecture complexity | 第53页 |
| 4.2. DECODING SPEED | 第53-54页 |
| 4.3. BER PERFORMANCE ANALYSIS | 第54-57页 |
| 5. CONCLUSION AND FUTURE WORK | 第57-59页 |
| REFERENCES | 第59-64页 |
| DATASET FOR THE MASTER'S THESIS | 第64-65页 |
