| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 研究背景 | 第14页 |
| 1.2 国内外研究对比 | 第14-16页 |
| 1.3 论文涉及工作及意义 | 第16-18页 |
| 第二章 VIRTEXII系列FPGA的资源结构 | 第18-28页 |
| 2.1 VIRTEX II的互连资源 | 第18-21页 |
| 2.2 可编程输入/输出单元（IOB） | 第21-23页 |
| 2.3 可配置逻辑模块（CLB） | 第23-24页 |
| 2.4 数字时钟管理模块（DCM）和嵌入式模BRAM（BRAM） | 第24-25页 |
| 2.5 底层内嵌功能单元和专用硬核 | 第25-26页 |
| 2.6 小结 | 第26-28页 |
| 第三章 图论与测试路径 | 第28-40页 |
| 3.1 图的定义 | 第28-29页 |
| 3.2 图的连通性 | 第29-30页 |
| 3.3 网络流 | 第30-33页 |
| 3.4 待测试连线组合方式 | 第33-34页 |
| 3.5 互连线仿真模型的建立 | 第34-37页 |
| 3.6 矩阵连线的最大流算法处理 | 第37-38页 |
| 3.7 小结 | 第38-40页 |
| 第四章 互连线覆盖的实现 | 第40-56页 |
| 4.1 XDL介绍 | 第40-43页 |
| 4.1.1 XDL资源描述 | 第40页 |
| 4.1.2 XDL语法 | 第40-43页 |
| 4.2 布线图案的设计 | 第43-48页 |
| 4.3 图案的优化和位流的生成 | 第48-49页 |
| 4.4 宏单元的设计 | 第49-52页 |
| 4.5 快速互连线的覆盖实现 | 第52-54页 |
| 4.6 小结 | 第54-56页 |
| 第五章 测试结果及分析 | 第56-64页 |
| 5.1 仿真结果和板级测试 | 第56-60页 |
| 5.2 整体方案评估 | 第60页 |
| 5.3 互连线覆盖测试方法的拓展 | 第60-62页 |
| 5.4 新的设计思路 | 第62-64页 |
| 第六章 结语 | 第64-66页 |
| 参考文献 | 第66-68页 |
| 致谢 | 第68-70页 |
| 作者简介 | 第70-72页 |
| 1.基本情况 | 第70页 |
| 2.教育背景 | 第70页 |
| 3.攻读硕士学位期间的研究成果 | 第70-72页 |
| 附录A XDL示例代码 | 第72-76页 |
| 附录B XDL二线单行单向覆盖源代码 | 第76-93页 |