| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 本论文选题依据 | 第10-11页 |
| 1.2 本论文研究背景及现状 | 第11-13页 |
| 1.3 论文主要工作及组织结构 | 第13-15页 |
| 第2章 SYSTEM VERILOG验证方法分析 | 第15-32页 |
| 2.1 SYSTEM VERILOG语言概述 | 第15页 |
| 2.2 SYSTEM VERILOG验证方法学特征 | 第15-16页 |
| 2.3 接口（INTERFACE） | 第16-18页 |
| 2.4 SYSTEM VERILOG面向对象的编程 | 第18-21页 |
| 2.5 SYSTEM VERILOG的约束随机激励生成 | 第21-24页 |
| 2.6 SYSTEM VERILOG中线程间的通信 | 第24-28页 |
| 2.7 覆盖率信息 | 第28-29页 |
| 2.8 基于SYSTEM VERILOG的验证平台基本架构 | 第29-31页 |
| 2.9 本章总结 | 第31-32页 |
| 第3章 基于PCIE接口的协议栈芯片功能分析 | 第32-40页 |
| 3.1 PCIE协议介绍 | 第32页 |
| 3.2 高通量I/O协议栈芯片功能介绍 | 第32-37页 |
| 3.3 协议栈的网络拓扑 | 第37-39页 |
| 3.4 本章总结 | 第39-40页 |
| 第4章 协议栈功能验证平台的设计与搭建 | 第40-60页 |
| 4.1 平台的设计原则 | 第40页 |
| 4.2 验证平台的参数设置 | 第40-41页 |
| 4.3 接口（INTERFACE）的设计 | 第41-43页 |
| 4.4 配置（CONFIG）模块的设计 | 第43-44页 |
| 4.5 激励生成器（GENERATOR）模块的设计 | 第44-48页 |
| 4.6 驱动器（DRIVER）模块的设计 | 第48-52页 |
| 4.7 监测器（MONITOR）模块的设计 | 第52-54页 |
| 4.8 记分板（SCOREBORAD）模块的设计 | 第54-56页 |
| 4.9 环境（ENVIRONMENT）模块的设计 | 第56-57页 |
| 4.10 测试程序块的设计 | 第57-59页 |
| 4.11 本章总结 | 第59-60页 |
| 第5章 协议栈芯片功能验证 | 第60-71页 |
| 5.1 协议栈芯片功能验证平台结构 | 第60-61页 |
| 5.2 验证环境 | 第61-63页 |
| 5.3 协议栈芯片验证的运行结果及分析 | 第63-68页 |
| 5.4 FPGA 原型验证 | 第68-69页 |
| 5.5 本章总结 | 第69-71页 |
| 第6章 总结与展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-78页 |
| 个人简历 | 第78-79页 |
| 攻读硕士学位期间发表的学术论文与研究成果 | 第79页 |
