基于DDS的超宽带高性能微波频率源研究
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究背景与意义 | 第11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 论文内容安排 | 第13-15页 |
| 第二章 频率合成基本理论与方案分析 | 第15-23页 |
| 2.1 锁相环基本理论 | 第15-19页 |
| 2.1.1 锁相环组成模块 | 第15-17页 |
| 2.1.2 锁相环线性化模型 | 第17-18页 |
| 2.1.3 锁相环相位噪声分析 | 第18-19页 |
| 2.2 DDS基本理论 | 第19-20页 |
| 2.3 宽带频率合成器设计方案 | 第20-23页 |
| 2.3.1 技术指标 | 第21页 |
| 2.3.2 方案选择与分析 | 第21-23页 |
| 第三章 DDS频率合成器设计 | 第23-41页 |
| 3.1 DDS频率合成器设计要求 | 第23页 |
| 3.2 DDS频率合成器设计方案 | 第23-25页 |
| 3.3 芯片介绍及指标分析 | 第25-26页 |
| 3.3.1 芯片选型 | 第25-26页 |
| 3.3.2 指标分析 | 第26页 |
| 3.4 倍频链设计与调试 | 第26-31页 |
| 3.4.1 倍频链设计方案 | 第27-28页 |
| 3.4.2 阶跃恢复二极管选型与仿真 | 第28-29页 |
| 3.4.3 倍频链测试方案 | 第29-30页 |
| 3.4.4 倍频链路测试结果 | 第30-31页 |
| 3.5 控制模块设计 | 第31-33页 |
| 3.5.1 控制电路 | 第31-32页 |
| 3.5.2 软件设计流程图 | 第32-33页 |
| 3.6 DDS硬件电路设计 | 第33-34页 |
| 3.7 DDS频率源指标测试方案 | 第34-35页 |
| 3.7.1 DDS频率源频谱测试方案 | 第34页 |
| 3.7.2 DDS频率源相位噪声测试方案 | 第34-35页 |
| 3.8 DDS频率合成器测试结果 | 第35-41页 |
| 3.8.1 输出频率范围 | 第35-36页 |
| 3.8.2 杂散抑制度 | 第36-37页 |
| 3.8.3 输出功率不平坦度 | 第37页 |
| 3.8.4 频率扫描周期 | 第37-38页 |
| 3.8.5 相位噪声 | 第38-41页 |
| 第四章 C波段锁相频率合成器设计 | 第41-51页 |
| 4.1 C波段锁相环频率合成器设计要求 | 第41页 |
| 4.2 C波段锁相环频率合成器设计方案 | 第41-42页 |
| 4.3 C波段锁相环电路芯片选型 | 第42-43页 |
| 4.4 环路滤波器设计与仿真 | 第43-45页 |
| 4.5 C波段锁相环频率合成器硬件电路设计 | 第45-46页 |
| 4.6 C波段锁相环频率合成器调试 | 第46-47页 |
| 4.7 C波段锁相环频率合成器测试方案 | 第47-48页 |
| 4.7.1 锁相环频率源频谱测试方案 | 第47页 |
| 4.7.2 锁相环频率源相位噪声测试方案 | 第47-48页 |
| 4.8 C波段锁相环频率合成器测试结果 | 第48-51页 |
| 4.8.1 输出频率范围 | 第48-49页 |
| 4.8.2 相位噪声 | 第49-51页 |
| 第五章 DDS与PLL系统集成测试 | 第51-57页 |
| 5.1 基于DDS的宽带频率合成器系统集成 | 第51-52页 |
| 5.2 测试方案及测试环境 | 第52-53页 |
| 5.2.1 频谱测试方案 | 第52页 |
| 5.2.2 相位噪声测试方案 | 第52页 |
| 5.2.3 测试环境 | 第52-53页 |
| 5.3 系统集成测试结果 | 第53-57页 |
| 5.3.1 频率输出范围 | 第53-54页 |
| 5.3.2 功率不平坦度 | 第54-55页 |
| 5.3.3 相位噪声 | 第55-57页 |
| 第六章 结束语 | 第57-59页 |
| 6.1 工作总结 | 第57页 |
| 6.2 工作展望 | 第57-59页 |
| 致谢 | 第59-61页 |
| 参考文献 | 第61-62页 |
