基于CMMB标准的LDPC译码器研究与实现
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-9页 |
| 第一章 绪论 | 第9-18页 |
| ·课题研究背景和意义 | 第9-10页 |
| ·LDPC 码的发展概述 | 第10-15页 |
| ·LDPC 码的译码算法 | 第11-13页 |
| ·LDPC 码的硬件实现 | 第13-15页 |
| ·移动数字电视的发展现状 | 第15-16页 |
| ·移动数字电视的发展背景 | 第15-16页 |
| ·移动数字电视传输标准 | 第16页 |
| ·论文主要工作及结构安排 | 第16-18页 |
| 第二章 基于CMMB 标准LDPC 码译码算法 | 第18-34页 |
| ·LDPC 码的基本概念 | 第18-21页 |
| ·LDPC 码的定义 | 第18-19页 |
| ·LDPC 码的二分图表示 | 第19-20页 |
| ·CMMB 标准LDPC 码 | 第20-21页 |
| ·和积算法及其改进算法 | 第21-25页 |
| ·和积算法 | 第21-22页 |
| ·改进的译码算法 | 第22-24页 |
| ·各译码算法性能和硬件实现分析 | 第24-25页 |
| ·可靠度判决算法 | 第25-29页 |
| ·分层可靠度算法 | 第29-32页 |
| ·本章小结 | 第32-34页 |
| 第三章 CMMB 标准LDPC 译码器硬件实现 | 第34-51页 |
| ·校验矩阵转换 | 第34-35页 |
| ·码译码器参数设置 | 第35-40页 |
| ·分层修正最小和算法修正系数的选取 | 第35-36页 |
| ·最大迭代次数的设定 | 第36-37页 |
| ·并行度和译码时钟 | 第37-38页 |
| ·量化位宽的确定 | 第38-40页 |
| ·LDPC 码译码器架构设计 | 第40-48页 |
| ·架构框图及介绍 | 第40-41页 |
| ·译码详细流程介绍 | 第41-43页 |
| ·校验节点更新模块 | 第43-46页 |
| ·存储器模块设计 | 第46-48页 |
| ·LDPC 译码器FPGA 实现结果及对比分析 | 第48-50页 |
| ·FPGA 实现结果 | 第48-49页 |
| ·FPGA 实现结果对比分析 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第四章 LDPC 译码器性能验证及DC 综合 | 第51-56页 |
| ·LDPC 译码器性能验证 | 第51-54页 |
| ·LDPC 验证平台 | 第51-52页 |
| ·LDPC 性能验证方案 | 第52页 |
| ·LDPC 性能验证结果分析 | 第52-54页 |
| ·LDPC 译码器DC 综合及结果 | 第54-55页 |
| ·基本综合流程 | 第54页 |
| ·LDPC 译码器DC 综合结果 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 结论 | 第56-57页 |
| 参考文献 | 第57-61页 |
| 附录 | 第61-64页 |
| 攻读硕士学位期间取得的研究成果 | 第64-65页 |
| 致谢 | 第65-66页 |
| 附件 | 第66页 |
