基于PLL技术的频率合成器设计与研究
| 中文摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-10页 |
| 1.1 课题研究背景与意义 | 第7-8页 |
| 1.2 频率合成技术的发展 | 第8页 |
| 1.3 本文主要研究内容 | 第8-10页 |
| 第二章 PLL频率合成技术 | 第10-20页 |
| 2.1 PLL频率合成器的工作原理 | 第10-11页 |
| 2.2 PLL频率合成器的结构组成 | 第11-15页 |
| 2.2.1 鉴相器 | 第11-12页 |
| 2.2.2 环路滤波器(LPF) | 第12-14页 |
| 2.2.3 压控振荡器(VCO) | 第14-15页 |
| 2.3 PLL频率合成器的主要参数 | 第15-16页 |
| 2.3.1 相位噪声 | 第15页 |
| 2.3.2 杂散 | 第15页 |
| 2.3.3 锁定时间 | 第15-16页 |
| 2.4 PLL频率合成器主要参数的特性分析 | 第16-20页 |
| 2.4.1 PLL的相位噪声分析 | 第16-20页 |
| 第三章 PLL频率合成器的设计方案 | 第20-25页 |
| 3.1 课题要求 | 第20页 |
| 3.2 方案设计 | 第20-21页 |
| 3.2.1 方案介绍 | 第20页 |
| 3.2.2 PLL频率合成方案 | 第20-21页 |
| 3.3 器件选择 | 第21-23页 |
| 3.3.1 单片机的选择 | 第21-22页 |
| 3.3.2 鉴相器芯片 | 第22页 |
| 3.3.3 压控振荡器芯片 | 第22页 |
| 3.3.4 放大器芯片 | 第22-23页 |
| 3.4 理论上预期的性能分析 | 第23-25页 |
| 3.4.1 系统的输出频率 | 第23页 |
| 3.4.2 系统的相位噪声 | 第23-25页 |
| 第四章 硬件电路的仿真与实现 | 第25-33页 |
| 4.1 硬件电路的仿真与设计 | 第25-30页 |
| 4.1.1 PLL的电路设计 | 第25-30页 |
| 4.2 测试结果及分析 | 第30-33页 |
| 4.2.1 相位噪声 | 第30-31页 |
| 4.2.2 杂散 | 第31页 |
| 4.2.3 系统配置时间 | 第31-33页 |
| 第五章 硬件实现中的难点问题 | 第33-35页 |
| 5.1 PCB电路板设计 | 第33页 |
| 5.2 PCB电路板布局 | 第33页 |
| 5.3 PCB电路板布线 | 第33-34页 |
| 5.4 PCB电路板接地 | 第34页 |
| 5.5 PCB电路板滤波设计 | 第34-35页 |
| 第六章 结论和展望 | 第35-37页 |
| 6.1 主要结论 | 第35页 |
| 6.2 研究展望 | 第35-37页 |
| 参考文献 | 第37-38页 |
| 在校期间研究成果 | 第38-39页 |
| 致谢 | 第39页 |
